JPH04127446A - 高速動作用半導体装置及びこの半導体装置に用いるフィルムキャリア - Google Patents
高速動作用半導体装置及びこの半導体装置に用いるフィルムキャリアInfo
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- JPH04127446A JPH04127446A JP2251990A JP25199090A JPH04127446A JP H04127446 A JPH04127446 A JP H04127446A JP 2251990 A JP2251990 A JP 2251990A JP 25199090 A JP25199090 A JP 25199090A JP H04127446 A JPH04127446 A JP H04127446A
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- Microelectronics & Electronic Packaging (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、フィルムキャリアを用いた半導体装置に係り
、とくに、例えば、Ｇ ａ Ａ ｓ半導体等を用いた高
速動作の半導体装置の配線構造に関する。
、とくに、例えば、Ｇ ａ Ａ ｓ半導体等を用いた高
速動作の半導体装置の配線構造に関する。
（従来の技術）
ＬＳＩやＩＣなど半導体装置の高集積化が進むにつれて
入出力信号や電源を供給する半導体素子の（以下、チッ
プという。）電極バット数は益々増大してその結果、消
費電力が増大し、動作速度も速くなってきた。例えば、
ガリウム砒素（ＧａＡｓ）基板上に電界効果トランジス
タ（ＦＥＴ）を集積化した集積回路では１００ｐｓ程度
の高速のスイッチング動作を行なうものが得られている
。
入出力信号や電源を供給する半導体素子の（以下、チッ
プという。）電極バット数は益々増大してその結果、消
費電力が増大し、動作速度も速くなってきた。例えば、
ガリウム砒素（ＧａＡｓ）基板上に電界効果トランジス
タ（ＦＥＴ）を集積化した集積回路では１００ｐｓ程度
の高速のスイッチング動作を行なうものが得られている
。
またＨＥＭＴ （Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂ
ｉｌｉｔｙＴ ｒａｎｓｉｓｔｏｒ）やＨＢ Ｔ （Ｈ
ｅｔｅｒｏ Ｂ １ｐｏｌａｒＴ ｒａｎｓｉｓｔｏｒ
） など更に高速で動作するデバイスの開発が行なわ
れている。
ｉｌｉｔｙＴ ｒａｎｓｉｓｔｏｒ）やＨＢ Ｔ （Ｈ
ｅｔｅｒｏ Ｂ １ｐｏｌａｒＴ ｒａｎｓｉｓｔｏｒ
） など更に高速で動作するデバイスの開発が行なわ
れている。
従来は、半導体装置のパッケージ内部配線とチップ上の
ポンディングパッドとの間を接続する場合にボンディン
グワイヤを介在させていた。しかし、通常弧を描いて接
続されるボンディングワイヤが、ギガビット／ｓｅｃの
高速信号処理を行なう集積回路ではオープンスタブとし
て無視できない長さになる。また、そのバラツキは特性
の均一性を損う。集積回路の高集積化が進みポンディン
グパッドが高密度になると、ボンディングツールが隣接
するワイヤと接触してボンディングが不能になったり、
パッドの大きさやピッチをある程度以上小さくできない
ためチップサイズをあまり小さくできず、チップ上での
信号配線長を短くできないといった問題も生じている。
ポンディングパッドとの間を接続する場合にボンディン
グワイヤを介在させていた。しかし、通常弧を描いて接
続されるボンディングワイヤが、ギガビット／ｓｅｃの
高速信号処理を行なう集積回路ではオープンスタブとし
て無視できない長さになる。また、そのバラツキは特性
の均一性を損う。集積回路の高集積化が進みポンディン
グパッドが高密度になると、ボンディングツールが隣接
するワイヤと接触してボンディングが不能になったり、
パッドの大きさやピッチをある程度以上小さくできない
ためチップサイズをあまり小さくできず、チップ上での
信号配線長を短くできないといった問題も生じている。
このような問題点等を回避し、高速動作を行なう集積回
路を実装する技術として第５図に示すような、長尺状の
可撓性フィルム基板（以下、フィルムという。）上に金
属箔配線を施こし、これとチップの入出力電極パッドと
を突起電極（バンプ）を介して接続を行なうＴ Ａ Ｂ
（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）
技術が提唱され当接術の開発が行なわれている。このＴ
ＡＢ技術を用いた実装形態を一般にフィルムキャリアと
呼ぶ。
路を実装する技術として第５図に示すような、長尺状の
可撓性フィルム基板（以下、フィルムという。）上に金
属箔配線を施こし、これとチップの入出力電極パッドと
を突起電極（バンプ）を介して接続を行なうＴ Ａ Ｂ
（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）
技術が提唱され当接術の開発が行なわれている。このＴ
ＡＢ技術を用いた実装形態を一般にフィルムキャリアと
呼ぶ。
第５図は、長尺上のフィルム７の要部を示したもので、
このテープ状フィルムにはリード配線がその周辺に施こ
されたチップ載置部である開口部１１が繰返し形成され
ており、これにチップ１が次々に載置される。開口部と
その周辺のフィルム７上に形成された配線を囲んで４個
の開口部１２が形成される。その囲まれた部分に樹脂モ
ールドが施こされ、囲りから切り離されて半導体装置が
形成される。リード配線は、信号線などの複数のり−ト
５からなり、各リート５は、チップと接続するインナー
リード２．半導体装置が組込まれる基板などの外部電極
と直接接続されるアウターリート４および両者の中間に
存在する部分（以下、中間リードという）から構成され
ている。インナーリード２は、フィルム７から突出し、
チップ載置用開口部１１のチップ１の電極パッド（図示
せず）まで延びており、両者はバンプ電極を介して接続
される。４つの開口部１２は、アウターリード４を支持
するものであるが、アウターリードは、半導体装置が完
成したときにフィルム７から独立して存在するのであら
かじめアウターリードを開口部に置くようにしである。
このテープ状フィルムにはリード配線がその周辺に施こ
されたチップ載置部である開口部１１が繰返し形成され
ており、これにチップ１が次々に載置される。開口部と
その周辺のフィルム７上に形成された配線を囲んで４個
の開口部１２が形成される。その囲まれた部分に樹脂モ
ールドが施こされ、囲りから切り離されて半導体装置が
形成される。リード配線は、信号線などの複数のり−ト
５からなり、各リート５は、チップと接続するインナー
リード２．半導体装置が組込まれる基板などの外部電極
と直接接続されるアウターリート４および両者の中間に
存在する部分（以下、中間リードという）から構成され
ている。インナーリード２は、フィルム７から突出し、
チップ載置用開口部１１のチップ１の電極パッド（図示
せず）まで延びており、両者はバンプ電極を介して接続
される。４つの開口部１２は、アウターリード４を支持
するものであるが、アウターリードは、半導体装置が完
成したときにフィルム７から独立して存在するのであら
かじめアウターリードを開口部に置くようにしである。
４つの開口部１２間は、細長い架橋部１３になっている
が、この４つの架橋部がフィルムの配線部分を支持する
ことになる。なお、フィルムの両端には、フィルムを搬
送するための送り孔が所定間隔で形成しである。特に先
に述べたような超高速に動作する集積回路チップに実装
する際にはフィルム基板上の信号線の特性インピーダン
スを一定に保つことが必要となる。最近このフィルムキ
ャリア上の金属箔配線を高速信号が伝送出来るように特
性インピーダンスを一定としたものが提案されている。
が、この４つの架橋部がフィルムの配線部分を支持する
ことになる。なお、フィルムの両端には、フィルムを搬
送するための送り孔が所定間隔で形成しである。特に先
に述べたような超高速に動作する集積回路チップに実装
する際にはフィルム基板上の信号線の特性インピーダン
スを一定に保つことが必要となる。最近このフィルムキ
ャリア上の金属箔配線を高速信号が伝送出来るように特
性インピーダンスを一定としたものが提案されている。
たとえば、特開昭６４−１４９３３号公報、特開昭６４
−１４９３４号公報、特開昭６３−３０２５３１号公報
等に記載されている提案によればフィルムキャリア上の
伝送線路の特性インピーダンスは５０Ωに設計されて実
用化されている。第６図にその伝送線路の形態がいわゆ
るグランド付コプラナ線路の場合の断面図を、第７図に
その伝送線路の形態がいわゆるマイクロストリップ線路
の場合の断面図をそれぞれ示す。第６図において信号線
路導体３３は、その巾がＷ、グランド導体面３２は信号
線路３３と一定距離Ｇをおいて配置されている。３４は
裏面グランド導体面３４は、表面の導体パターン３２．
３３とは絶縁材料基板３５．３６をはさんで距離Ｈだけ
はなれて配置されている。絶縁材料３６は接着剤シート
３５を介して導体パターン３２．３３゜３４と接着され
ている。この様な構造を有する伝送線ｍの特性インピー
ダンスは、前記Ｗ、Ｇ、Ｈと表面の導体パターンの厚さ
Ｍ及び絶縁材料の比誘電率ε１によって決まる。例とし
てフィルム材にポリイミドを用いて、そのときの比誘電
率 ｉ、＝３．５．導体材料にＣｕ （Ｍ＝１８４）を
用いた場合、Ｗ＝５０μｓ、Ｇ＝３０μｓ、Ｈ＝７５μ
ｓにすると特性インピーダンスがほぼ５０Ωのものが得
られる。このときの接着剤層の厚さＡは２５μｓ、絶縁
フィルムの厚さＰは２５−である。このようにして得ら
れたフィルムキャリア３７に集積回路チップを搭載し、
そのチップ裏面に放熱用基板が接続され、樹脂でモール
ドされた半導体装置の断面構造を第１１図に示す。
−１４９３４号公報、特開昭６３−３０２５３１号公報
等に記載されている提案によればフィルムキャリア上の
伝送線路の特性インピーダンスは５０Ωに設計されて実
用化されている。第６図にその伝送線路の形態がいわゆ
るグランド付コプラナ線路の場合の断面図を、第７図に
その伝送線路の形態がいわゆるマイクロストリップ線路
の場合の断面図をそれぞれ示す。第６図において信号線
路導体３３は、その巾がＷ、グランド導体面３２は信号
線路３３と一定距離Ｇをおいて配置されている。３４は
裏面グランド導体面３４は、表面の導体パターン３２．
３３とは絶縁材料基板３５．３６をはさんで距離Ｈだけ
はなれて配置されている。絶縁材料３６は接着剤シート
３５を介して導体パターン３２．３３゜３４と接着され
ている。この様な構造を有する伝送線ｍの特性インピー
ダンスは、前記Ｗ、Ｇ、Ｈと表面の導体パターンの厚さ
Ｍ及び絶縁材料の比誘電率ε１によって決まる。例とし
てフィルム材にポリイミドを用いて、そのときの比誘電
率 ｉ、＝３．５．導体材料にＣｕ （Ｍ＝１８４）を
用いた場合、Ｗ＝５０μｓ、Ｇ＝３０μｓ、Ｈ＝７５μ
ｓにすると特性インピーダンスがほぼ５０Ωのものが得
られる。このときの接着剤層の厚さＡは２５μｓ、絶縁
フィルムの厚さＰは２５−である。このようにして得ら
れたフィルムキャリア３７に集積回路チップを搭載し、
そのチップ裏面に放熱用基板が接続され、樹脂でモール
ドされた半導体装置の断面構造を第１１図に示す。
フィルム３上に配線された信号線５が延長されたインナ
リード２によってチップ１上のパッドと接続されている
。チップの裏面には放熱用基板６が接続されており、こ
れら全体が樹脂７でモールドされている。前記信号線５
は、外部実装基板上の外部電極（図示せず）と接続され
るように、アターリード４が設けられている。従来のこ
の部分は、金属導体が裸で整形されており、その長さは
３〜５ｍ程度である。しかし、このようなパッケージを
実装基板に搭載しても該アウターリード部分の特性イン
ピーダンスが一定に保たれないので、該部分において、
波形歪が生じるという問題があった。
リード２によってチップ１上のパッドと接続されている
。チップの裏面には放熱用基板６が接続されており、こ
れら全体が樹脂７でモールドされている。前記信号線５
は、外部実装基板上の外部電極（図示せず）と接続され
るように、アターリード４が設けられている。従来のこ
の部分は、金属導体が裸で整形されており、その長さは
３〜５ｍ程度である。しかし、このようなパッケージを
実装基板に搭載しても該アウターリード部分の特性イン
ピーダンスが一定に保たれないので、該部分において、
波形歪が生じるという問題があった。
従来の普通の速度の入力信号が供給される場合には特性
インピーダンスの均一性は実質的に無視される。しかし
、たとえば、Ｇ ａ Ａ ｓ論理集積回路の信号入力部
のＭＥＳＦＥＴに信号配線を通して高速入力信号が供給
される場合、リード部分の特性インピーダンスが一定で
ないと、ゲート部で信号の反射が生じ、その結果波形が
歪んで正常な論理動作に支障を来たすようになる。
インピーダンスの均一性は実質的に無視される。しかし
、たとえば、Ｇ ａ Ａ ｓ論理集積回路の信号入力部
のＭＥＳＦＥＴに信号配線を通して高速入力信号が供給
される場合、リード部分の特性インピーダンスが一定で
ないと、ゲート部で信号の反射が生じ、その結果波形が
歪んで正常な論理動作に支障を来たすようになる。
（発明が解決しようとする課題）
以上のように、高速信号を伝送出来るように、フィルム
上に伝送線路が形成されたＴＡＢ技術を用いたフィルム
キャリアにおいて、特性インピーダンスが一定に調整さ
れていないアラターリ−１〜部を整形して外部実装基板
上の電極に接続すると該部分の特性インピーダンスが、
フィルムキャリア上の伝送線路や外部実装基板上の伝送
線路の特性インピーダンスと異なるために、高速信号が
核部で反射を生じ信号波形に歪を生じるという課題が生
じていた。本発明は、この様な事情に鑑みてなされたも
のであり、半導体装置が実装される基板上の外部電極の
直前まで特性インピーダンスを一定にできる半導体装置
を提供することを目的とする。
上に伝送線路が形成されたＴＡＢ技術を用いたフィルム
キャリアにおいて、特性インピーダンスが一定に調整さ
れていないアラターリ−１〜部を整形して外部実装基板
上の電極に接続すると該部分の特性インピーダンスが、
フィルムキャリア上の伝送線路や外部実装基板上の伝送
線路の特性インピーダンスと異なるために、高速信号が
核部で反射を生じ信号波形に歪を生じるという課題が生
じていた。本発明は、この様な事情に鑑みてなされたも
のであり、半導体装置が実装される基板上の外部電極の
直前まで特性インピーダンスを一定にできる半導体装置
を提供することを目的とする。
（課題を解決するための手段）
本発明は、高速動作をする半導体装置において、特性イ
ンピーダンスが一定に調整されているフィルム上の信号
線が施こされている領域を整形し外部実装基板上の電極
の高さに合せて、該電極の直前まで特性インピーダンス
を一定に調整することを特徴としている。
ンピーダンスが一定に調整されているフィルム上の信号
線が施こされている領域を整形し外部実装基板上の電極
の高さに合せて、該電極の直前まで特性インピーダンス
を一定に調整することを特徴としている。
（作用）
このように、特性インピーダンスが一定に調整されてい
るフィルム上の信号線が施こされている領域を整形する
ことにより、外部実装基板上に設けられた外部電極及び
それに続く伝送線路の直前まで特性インピーダンスを一
定に調整したフィルム上の伝送線路を配置することが可
能となり、電気的な不連続点を排除することが可能とな
る。
るフィルム上の信号線が施こされている領域を整形する
ことにより、外部実装基板上に設けられた外部電極及び
それに続く伝送線路の直前まで特性インピーダンスを一
定に調整したフィルム上の伝送線路を配置することが可
能となり、電気的な不連続点を排除することが可能とな
る。
また、補強用金属膜がフィルムの加工性を向上させるよ
うになる。
うになる。
（実施例炎）
以下に本発明の一実施例について図面を参照して説明す
る。
る。
実施例１
第１図は本発明の実施例１の半導体装置の要部を切り欠
いた斜視図である。第２図は、その断面構造を示す。フ
ィルム７の上に設けられた金属箔配線リード５は、たと
えばＧａＡｓ集積回路などのチップ１が載置される開口
部１１のインナーリード２まで延長され、この部分でチ
ップ１上のパッドに接続される。またこの配線リード５
は外部接続端子であるアウターリート４を有している。
いた斜視図である。第２図は、その断面構造を示す。フ
ィルム７の上に設けられた金属箔配線リード５は、たと
えばＧａＡｓ集積回路などのチップ１が載置される開口
部１１のインナーリード２まで延長され、この部分でチ
ップ１上のパッドに接続される。またこの配線リード５
は外部接続端子であるアウターリート４を有している。
該配線は、裏面グランド導体面８を有し、第７図に示し
たような断面構造を持った特性インピーダンスが５０Ω
であるマイクロストリップ型伝送線路として用いられる
。フィルムキャリアは、可撓性のポリイミドあるいは、
エポキシ樹脂などのフィルムに、フォトエツチングを利
用してリード配線を形成したものである。まず、 ３５
＋ａ幅のポリイミドフィルムにチップ載置用開口部およ
びアウターリード用開口部を所定間隔毎に形成し、裏面
に１８μｓ厚の銅箔をポリイミド接着剤層を用いて貼り
合せる。
たような断面構造を持った特性インピーダンスが５０Ω
であるマイクロストリップ型伝送線路として用いられる
。フィルムキャリアは、可撓性のポリイミドあるいは、
エポキシ樹脂などのフィルムに、フォトエツチングを利
用してリード配線を形成したものである。まず、 ３５
＋ａ幅のポリイミドフィルムにチップ載置用開口部およ
びアウターリード用開口部を所定間隔毎に形成し、裏面
に１８μｓ厚の銅箔をポリイミド接着剤層を用いて貼り
合せる。
この銅箔をフォトエツチングで所定のパターンに加工す
る。このあと表面にやはり、１８μｓ厚の銅箔を同様に
貼り合せる。そして、裏面をフォトレジストで覆い１表
面には所定パターンのフォトレジストを形成してフォト
エツチングをして配線パターンを形成する。表裏のフォ
トレジストはその後除去する。インナーリード２とチッ
プ１上のパッドとはこのパッド上に形成したバンプ電極
を介して接続される。バンプ電極は、Ｔｉ−Ｎｉ−Ｐｄ
。
る。このあと表面にやはり、１８μｓ厚の銅箔を同様に
貼り合せる。そして、裏面をフォトレジストで覆い１表
面には所定パターンのフォトレジストを形成してフォト
エツチングをして配線パターンを形成する。表裏のフォ
トレジストはその後除去する。インナーリード２とチッ
プ１上のパッドとはこのパッド上に形成したバンプ電極
を介して接続される。バンプ電極は、Ｔｉ−Ｎｉ−Ｐｄ
。
Ｔｉ−Ｗ−Ａｕ、Ｔｉ−Ｐｔ−Ａｕ、Ｃｒ−Ｃｕ−Ａｕ
等のバリア金属を介してＡｕメツキで形成される。
等のバリア金属を介してＡｕメツキで形成される。
対するインナーリー１へ２は、銅箔にＡｕもしくはＳｎ
メツキを施こして形成される。
メツキを施こして形成される。
両者は、３５０〜５００℃程度に加熱されたツールを３
０〜８０ｇ／リード程度で押し付けられて、共晶接合も
しくは熱圧着接合で結合される。チップ１の裏面にはた
とえば、銅板などからなる放熱用基板６が接着剤で接合
されている。この基板は、本発明では本質的なものでは
なく、これを取り去ることも可能である。その場合には
、チップやフィルムキャリアを封止するエポキシもしく
はシリコーンなどの樹脂モールド９に溶融シリカや結晶
性シリカなど熱伝導性の良いフィラーを添加して樹脂の
熱伝導性を良くするにともできる。この樹脂モールド９
は、フィルム領域部を被覆せず、アウターリート近傍の
伝送線路を有するフィルム領域３は、被覆されずに外部
に欝出している。この領域近傍からこのフィルムはＳ字
状に整形されて、この部分からその先のアウターリート
４まで、半導体装置が実装される基板の外部電極と同じ
高さに保たれている。
０〜８０ｇ／リード程度で押し付けられて、共晶接合も
しくは熱圧着接合で結合される。チップ１の裏面にはた
とえば、銅板などからなる放熱用基板６が接着剤で接合
されている。この基板は、本発明では本質的なものでは
なく、これを取り去ることも可能である。その場合には
、チップやフィルムキャリアを封止するエポキシもしく
はシリコーンなどの樹脂モールド９に溶融シリカや結晶
性シリカなど熱伝導性の良いフィラーを添加して樹脂の
熱伝導性を良くするにともできる。この樹脂モールド９
は、フィルム領域部を被覆せず、アウターリート近傍の
伝送線路を有するフィルム領域３は、被覆されずに外部
に欝出している。この領域近傍からこのフィルムはＳ字
状に整形されて、この部分からその先のアウターリート
４まで、半導体装置が実装される基板の外部電極と同じ
高さに保たれている。
このような形状とすることにより特性インピーダンスの
不連続性をなくして外部電極とリートとを接合すること
ができる。
不連続性をなくして外部電極とリートとを接合すること
ができる。
実施例２
第３図は、実施例２の半導体装置の断面図である。本実
施例では、実施例１と同じフィルムキャリアを用いるが
、樹脂モールド９の領域が異なる。
施例では、実施例１と同じフィルムキャリアを用いるが
、樹脂モールド９の領域が異なる。
この例では、アウターリード近傍のフィルム領域３が樹
脂モールドされている。このとき該領域は、第１の実施
例と同様に外部に設けられた実装基板の外部電極と同し
高さになるようにＳ字状に整形される。このような形状
とすることにより特性インピーダンスの不連続部分なし
に実装基板の外部電極に接続される。
脂モールドされている。このとき該領域は、第１の実施
例と同様に外部に設けられた実装基板の外部電極と同し
高さになるようにＳ字状に整形される。このような形状
とすることにより特性インピーダンスの不連続部分なし
に実装基板の外部電極に接続される。
実施例３
第４図は、実施例３の半導体装置に用いられるフィルム
キャリアの要部断面図を示したもである。
キャリアの要部断面図を示したもである。
本実施例の伝送線路の形態は第７図に示すマイクロスト
リップ線路と同じである。しかし、このフィルムキャリ
アには伝送線路が形成されていない部分に銅などの金属
膜３８が形成されている。これは、フィルムの補強のた
めに形成される。この金属膜がないとフィルムのアウタ
ーリード近傍領域３をＳ字状に整形してもいわゆるスプ
リングバック現象によってフィルムが次第に元に戻って
しまうが、この補強用金属膜３８が存在すると整形が容
易になると同時に元に戻ることもなくなる。これは、実
施例１と同様に樹脂モールドされる。この金属膜は、フ
ィルムのマージン部に形成するので、金属膜の存在によ
ってキャリアフィルムが大型化することはない。
リップ線路と同じである。しかし、このフィルムキャリ
アには伝送線路が形成されていない部分に銅などの金属
膜３８が形成されている。これは、フィルムの補強のた
めに形成される。この金属膜がないとフィルムのアウタ
ーリード近傍領域３をＳ字状に整形してもいわゆるスプ
リングバック現象によってフィルムが次第に元に戻って
しまうが、この補強用金属膜３８が存在すると整形が容
易になると同時に元に戻ることもなくなる。これは、実
施例１と同様に樹脂モールドされる。この金属膜は、フ
ィルムのマージン部に形成するので、金属膜の存在によ
ってキャリアフィルムが大型化することはない。
実施例４
第８図は、実施例４の半導体装置に用いられるフィルム
キャリアの要部平面図を示したものである。また９図は
フィルムの中心部を送り口を含む外側部分から切りはな
した状態のフィルムキャリア平面図である。本実施例の
伝送線路の形態は第４図に示すマイクロストリップ線路
と同じである。
キャリアの要部平面図を示したものである。また９図は
フィルムの中心部を送り口を含む外側部分から切りはな
した状態のフィルムキャリア平面図である。本実施例の
伝送線路の形態は第４図に示すマイクロストリップ線路
と同じである。
これは実施例１と同様に樹脂モールドされる。この金属
膜は、フィルムのマージン部に形成するので金属膜の存
在によってフィルムキャリアが大型化することはない。
膜は、フィルムのマージン部に形成するので金属膜の存
在によってフィルムキャリアが大型化することはない。
図中の１４は長尺状のフィルムから切り離される場合に
切断される位置を示す。
切断される位置を示す。
フィルムキャリアは、この点線１４とアウターリードを
切断することにより、第９図に示したような形状が得ら
れる。このフィルムキャリアのアウターリード近傍領域
３が断面Ｓ字状に整形される。
切断することにより、第９図に示したような形状が得ら
れる。このフィルムキャリアのアウターリード近傍領域
３が断面Ｓ字状に整形される。
切断部分１４は、図のように角部を確実に除去すること
になるので、整形が容易になる。なお第９図のＡ−Ａ’
部分の断面構造は、第４図に示すものと同一構造である
。
になるので、整形が容易になる。なお第９図のＡ−Ａ’
部分の断面構造は、第４図に示すものと同一構造である
。
実施例５
第１Ｏ図は、実施例５の半導体装置に用いられるフィル
ムキャリアの要部平面図である。本実施例は第４の実施
例の架橋部１３の位置が異なることと、フィルムキャリ
アが長尺状のフィルムから切断される箇所１４の位置が
異なっている。切断箇所１４で切断された後に得られる
フィルムキャリアは、実施例４で参照した第９図と同じ
形状になる。この実施例では、架橋部が切断しやすい形
状になっているのが特徴である。
ムキャリアの要部平面図である。本実施例は第４の実施
例の架橋部１３の位置が異なることと、フィルムキャリ
アが長尺状のフィルムから切断される箇所１４の位置が
異なっている。切断箇所１４で切断された後に得られる
フィルムキャリアは、実施例４で参照した第９図と同じ
形状になる。この実施例では、架橋部が切断しやすい形
状になっているのが特徴である。
以上、本実施例のフィルムキャリアを用いることにより
特性インピーダンスの不連続性をなくして外部電極とリ
ードとを有効に接続することができる。
特性インピーダンスの不連続性をなくして外部電極とリ
ードとを有効に接続することができる。
実施例１〜５において、アウターリードは３〜５ｍ程度
の長さであり、そして、このアウターリードと同じ高さ
であるアウターリードに続く前記領域３の中間リードの
長さは５ｎ１１程度以下である。
の長さであり、そして、このアウターリードと同じ高さ
であるアウターリードに続く前記領域３の中間リードの
長さは５ｎ１１程度以下である。
また、ここでいう外部電極とアウターリード等が「同じ
高さ」であるということは、前記外部電極とアウターリ
ード等が同一平面をなして接合される場合は勿論、この
電極上にアウターリードが接触して接合される場合も含
まれる。
高さ」であるということは、前記外部電極とアウターリ
ード等が同一平面をなして接合される場合は勿論、この
電極上にアウターリードが接触して接合される場合も含
まれる。
以上述べたように、本発明によれば、高速で動作する半
導体装置を実装するフィルムキャリアにおける伝送線路
の特性インピーダンスの不連続性を極小にすることが可
能になるので、良好な高周波特性が得られる。また、フ
ィルムキャリアに取り付けた金属膜は、その加工性を著
しく向」ニさせることができる。
導体装置を実装するフィルムキャリアにおける伝送線路
の特性インピーダンスの不連続性を極小にすることが可
能になるので、良好な高周波特性が得られる。また、フ
ィルムキャリアに取り付けた金属膜は、その加工性を著
しく向」ニさせることができる。
第１図は本発明の実施例１における半導体装置の一部を
切り欠いた斜視図、第２図は第１図の半導体装置の断面
図、第３図は実施例２の半導体装置の断面図、第４図は
実施例３の半導体装置に用いられるフィルムキャリアの
伝送線部分を示す要部断面図、第５図は本発明および従
来例に用いられるフィルムキャリアの部分平面図、第６
図及び第７図は実施例１の半導体装置に用いられるフィ
ルムキャリアの伝送部分を示す要部断面図、第８図、第
９図は実施例４に用いられるフィルムキャリアの平面図
、第１０図は実施例５に用いられるフィルムキャリアの
平面図、第１１図は従来の半導体装置の断面図である。 １・・・チップ、 ２・・・インナーリード、
３・・・フィルムのアウターリード近傍領域、４・・ア
ウターリード、５・・・リード（信号線）、６・・・放
熱用基板、 ７．３６・・・フィルム、８．３４・・
・接地導体面（裏面）、 ９・・・樹脂モールド、 １０・・・送り孔、１１・・
・チップ載置部用開口部、 １２・・・アウターリード用開口部、１３・・・架橋部
、１４・・・フィルムの切断箇所、 ３２・・・接地導
体面、３３・・・信号線路、 ３５・・・接着剤層
、３７・・・フィルムキャリア、３８・・・金属膜。 代理人 弁理士 猪股祥晃（ばか１名）第 図 箒 凹 序 叉 第 孕 回 茅 図 第 閏 羊 図 １ヒ 第 １θ 図 筆 図
切り欠いた斜視図、第２図は第１図の半導体装置の断面
図、第３図は実施例２の半導体装置の断面図、第４図は
実施例３の半導体装置に用いられるフィルムキャリアの
伝送線部分を示す要部断面図、第５図は本発明および従
来例に用いられるフィルムキャリアの部分平面図、第６
図及び第７図は実施例１の半導体装置に用いられるフィ
ルムキャリアの伝送部分を示す要部断面図、第８図、第
９図は実施例４に用いられるフィルムキャリアの平面図
、第１０図は実施例５に用いられるフィルムキャリアの
平面図、第１１図は従来の半導体装置の断面図である。 １・・・チップ、 ２・・・インナーリード、
３・・・フィルムのアウターリード近傍領域、４・・ア
ウターリード、５・・・リード（信号線）、６・・・放
熱用基板、 ７．３６・・・フィルム、８．３４・・
・接地導体面（裏面）、 ９・・・樹脂モールド、 １０・・・送り孔、１１・・
・チップ載置部用開口部、 １２・・・アウターリード用開口部、１３・・・架橋部
、１４・・・フィルムの切断箇所、 ３２・・・接地導
体面、３３・・・信号線路、 ３５・・・接着剤層
、３７・・・フィルムキャリア、３８・・・金属膜。 代理人 弁理士 猪股祥晃（ばか１名）第 図 箒 凹 序 叉 第 孕 回 茅 図 第 閏 羊 図 １ヒ 第 １θ 図 筆 図
Claims (2)
- （１）半導体素子載置部を有する複数のリード配線が形
成された樹脂フィルムと、前記半導体素子載置部に載置
された半導体素子とを備えた半導体装置において、前記
リード配線のアウターリードと、樹脂フィルムに支持さ
れた中間リードのアウターリード付近とを半導体装置に
接続される外部電極と同じ高さにすることを特徴とする
半導体装置。 - （２）前記リード配線を支持する樹脂フィルムの片面も
しくは両面に補強用の金属膜を形成することを特徴とす
る請求項１に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910008869A KR940008342B1 (ko) | 1990-06-01 | 1991-05-30 | 필름캐리어를 이용한 반도체장치 |
| DE4117761A DE4117761A1 (de) | 1990-06-01 | 1991-05-31 | Halbleiteranordnung mit filmtraeger |
| US07/947,969 US5304843A (en) | 1990-06-01 | 1992-09-21 | Semiconductor device using film carrier |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-141304 | 1990-06-01 | ||
| JP14130490 | 1990-06-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127446A true JPH04127446A (ja) | 1992-04-28 |
| JP2848682B2 JP2848682B2 (ja) | 1999-01-20 |
Family
ID=15288777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2848682B2 (ja) |
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| US6084309A (en) * | 1992-10-20 | 2000-07-04 | Fujitsu Limited | Semiconductor device and semiconductor device mounting structure |
| US6165819A (en) | 1992-10-20 | 2000-12-26 | Fujitsu Limited | Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure |
| JP2934357B2 (ja) * | 1992-10-20 | 1999-08-16 | 富士通株式会社 | 半導体装置 |
| US5399902A (en) * | 1993-03-04 | 1995-03-21 | International Business Machines Corporation | Semiconductor chip packaging structure including a ground plane |
| JP2643074B2 (ja) * | 1993-03-17 | 1997-08-20 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 電気的接続構造 |
| JPH06302653A (ja) * | 1993-04-15 | 1994-10-28 | Rohm Co Ltd | 半導体装置 |
| US5536906A (en) * | 1993-07-23 | 1996-07-16 | Texas Instruments Incorporated | Package for integrated circuits |
| US5397746A (en) * | 1993-11-03 | 1995-03-14 | Intel Corporation | Quad flat package heat slug composition |
| US6686226B1 (en) | 1994-02-10 | 2004-02-03 | Hitachi, Ltd. | Method of manufacturing a semiconductor device a ball grid array package structure using a supporting frame |
| US5468996A (en) * | 1994-03-25 | 1995-11-21 | International Business Machines Corporation | Electronic package assembly and connector for use therewith |
| JP3339602B2 (ja) * | 1994-06-03 | 2002-10-28 | ローム株式会社 | パワー用半導体装置の製造方法 |
| JPH0878605A (ja) * | 1994-09-01 | 1996-03-22 | Hitachi Ltd | リードフレームおよびそれを用いた半導体集積回路装置 |
| US6103547A (en) * | 1997-01-17 | 2000-08-15 | Micron Technology, Inc. | High speed IC package configuration |
| US6177722B1 (en) * | 1998-04-21 | 2001-01-23 | Atmel Corporation | Leadless array package |
| DE10314172B4 (de) * | 2003-03-28 | 2006-11-30 | Infineon Technologies Ag | Verfahren zum Betreiben einer Anordnung aus einem elektrischen Bauelement auf einem Substrat und Verfahren zum Herstellen der Anordnung |
| DE10339762B4 (de) * | 2003-08-27 | 2007-08-02 | Infineon Technologies Ag | Chipstapel von Halbleiterchips und Verfahren zur Herstellung desselben |
| US7161232B1 (en) | 2004-09-14 | 2007-01-09 | National Semiconductor Corporation | Apparatus and method for miniature semiconductor packages |
| DE102005002707B4 (de) * | 2005-01-19 | 2007-07-26 | Infineon Technologies Ag | Verfahren zur Herstellung elektrischer Verbindungen in einem Halbleiterbauteil mittels koaxialer Mikroverbindungselemente |
| JP5022576B2 (ja) * | 2005-07-08 | 2012-09-12 | 株式会社ジャパンディスプレイイースト | 表示パネルおよび表示装置 |
| US7989934B2 (en) * | 2007-02-14 | 2011-08-02 | Nxp B.V. | Carrier for bonding a semiconductor chip onto and a method of contracting a semiconductor chip to a carrier |
| DE102010026312B4 (de) * | 2010-07-06 | 2022-10-20 | Phoenix Contact Gmbh & Co. Kg | Anschlusskontakt und Verfahren zur Herstellung von Anschlusskontakten |
| US12176701B2 (en) | 2022-11-18 | 2024-12-24 | Abb Schweiz Ag | Ground fault protection in a high resistance grounding system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4246595A (en) * | 1977-03-08 | 1981-01-20 | Matsushita Electric Industrial Co., Ltd. | Electronics circuit device and method of making the same |
| US4147889A (en) * | 1978-02-28 | 1979-04-03 | Amp Incorporated | Chip carrier |
| JPS6290953A (ja) * | 1985-10-01 | 1987-04-25 | Fujitsu Ltd | 樹脂封止型半導体装置 |
| JPH0740600B2 (ja) * | 1987-04-30 | 1995-05-01 | 三菱電機株式会社 | 半導体装置 |
| JPH0793402B2 (ja) * | 1987-08-08 | 1995-10-09 | 株式会社東芝 | 半導体装置 |
| US4953173A (en) * | 1987-08-08 | 1990-08-28 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2507476B2 (ja) * | 1987-09-28 | 1996-06-12 | 株式会社東芝 | 半導体集積回路装置 |
| US5028983A (en) * | 1988-10-28 | 1991-07-02 | International Business Machines Corporation | Multilevel integrated circuit packaging structures |
-
1990
- 1990-09-25 JP JP2251990A patent/JP2848682B2/ja not_active Expired - Fee Related
-
1992
- 1992-09-21 US US07/947,969 patent/US5304843A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5304843A (en) | 1994-04-19 |
| JP2848682B2 (ja) | 1999-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |