JPH04137655A - Ｉｃパッケージ - Google Patents

Ｉｃパッケージ

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JPH04137655A
JPH04137655A JP2259364A JP25936490A JPH04137655A JP H04137655 A JPH04137655 A JP H04137655A JP 2259364 A JP2259364 A JP 2259364A JP 25936490 A JP25936490 A JP 25936490A JP H04137655 A JPH04137655 A JP H04137655A
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pattern
conductive
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conductor pattern
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雅也 玉村
Yoshiro Morino
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  • Waveguide Connection Structure (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 外部から入力した高速信号を内部の半導体集積回路に伝
達する電極配線を備えたＩＣパッケージに関し、 パッケージの大きさを変更させずに、パッケージにおけ
る信号用導波路の特性インピーダンスを整合させるとと
もに、電源用導波路の特性インピーダンスを低下させる
ことを目的とし、信号用導波路のうちマイクロストリッ
プラインを構成する接地用導電膜を、ストリップライン
の接地用導電膜よりも信号用配線パターンに近づけて形
成するとともに、電源用導波路を構成する接地用導電膜
を可能な限り電源用配線パターンに近づけて形成するこ
とを含み構成する。
〔産業上の利用分野〕
本発明は、ＩＣパッケージに関し、より詳しくは、外部
から入力した高速信号を内部の半導体集積回路に伝達す
る電極配線を備えたＩＣパフケージに関する。
〔従来の技術〕
数Ｇ　ｂ　／　ｓ程度の高速信号を処理するための半導
体集積回路を有する半導体チップは、例えば第７図に示
すようなバッージ７１内に気密封止されている。
このパッケージ７１は、チップ７２を中央に搭載する絶
縁基板７３と、パッケージ搭載領域を一様に囲む誘電体
基板７４と、誘電体基板７４及びパッケージ搭載領域を
覆うキャップ７５を備えている。
また、半導体集積回路と外部回路との信号の授受や、半
導体集積回路に電源を供給するための中継配線として、
帯状の金属パターン７６が誘電体基板７４に複数形成さ
れており、金属パターン７６の一端とチップ７２上のバ
ットをワイヤボンディングするとともに、その他端にリ
ード７７を接続するように構成されている。
ところで、信号用配線や電源用配線に用いる金属パター
ン７６は、第８図に示すように、誘電体基板７４の内部
に形成され、しかも、誘電体基板７４上下面の接地金属
膜７８に挟まれた状態になっており、所定の特性インピ
ーダンスが確保させている。
〔発明が解決しようとする課題〕
しかし、上記した金属パターン７６においては、リード
７７やポンディングワイヤ７８を接続する関係上、その
両端領域が誘導体基板７４から露出されて気体に曝され
た状態になっている。
したがって、金属パターン７６によって構成される導波
路は、その両端領域でマイクロストリップラインＸとな
る一方、その間の領域でストリップラインＹとなってい
るために、特性インピーダンスの大きさが均一にならず
、その不整合のために反射損失が生じるといった問題が
ある。
また、電源供給用の金属パターン７６に流れる電流は、
半導体回路内の各素子の動作にともなって変化するため
、高周波成分を含むことになる。
したがって、電源供給用の金属パターン７６を伝わる電
圧は特性インピーダンスの影響を受けることになり、特
性インピーダンスの大きなマイクロストリップラインに
よって電源電圧の変動が大きくなるため、半導体回路の
動作を不安定にさせるといった不都合がある。
これに対して、マイクロストリップラインを構成する金
属パターンの幅を太くすることによって特性インピーダ
ンスを整合させるパッケージが特開昭６１２３９６５０
号公報において提案されているが、この構造によれば、
金属パターンの集積度が低下するので、信号線が増える
にフれて誘電体基板７４の幅が大きくするなり、パッケ
ージの小型化が図れなくなるきらいがある。
本発明はこのような問題に鑑みてなされたものであって
、パッケージの大きさを変更させずに、パッケージにお
ける信号用導波路の特性インピーダンスを整合させると
ともに、電源用導波路の特性インピーダンスを低下させ
ることができるＩＣパッケージを提供することを目的と
する。
〔課題を解決するための手段］ 上記した課題は、信号用導波路のうちマイクロストリッ
プラインを構成するのに必要な接地用法ｉ１１！９を、
ストリップラインの接地用法を膜４よりも信号配線パタ
ーン６に近づけて形成するとともに、電源用導波路を構
成するのに必要な接地用導電膜４を可能な限り電源配線
パターン５に近づけて形成することを特徴とするＩＣパ
ッケージ、または、第１図に例示するように、半導体集
積回路を形成したチップＣを囲む領域に設けられる第１
の誘電体基板３と、前記第１の誘電体基板３上に帯状に
形成された信号用又は電源用の導体パターン５．６と、
前記導体パターン５．６の一部領域を覆う第２の誘電体
基板７と、前記導体パターン５．６から等距離となる位
置の前記第１及び第２の誘電体基板３．７に形成された
第１及び第２の接地用導電膜４．８と、前記第２の誘電
体基板７から露出した前記導体パターン５．６の下方で
、かつ、前記第１の接地用法ｔＭ４よりも前記導体パタ
ーン５．６に近い位置に形成した第３の接地用導電膜９
とを備えたことを特徴とするＩＣパッケージ、 または、半導体集積回路を形成したチップＣを囲む領域
に設けられた第１の誘電体基板３と、第１の誘電体基板
３の上に帯状に形成された電源用導体パターン５及び信
号用導体パターン６と、前電源用記導体パターン５及び
信号用導体パターン６の一部領域を覆う第２の誘電体基
板７と、前記信号用導体パターン６に対向する位置であ
って、前記第１の誘電体基板３の下面に形成した第１の
接地用導電膜４と、前記信号用導体パターン６及び前記
電源用導体パターン５に対向する位置であって、前記第
２の誘電体基板７の上面に形成した第２の接地用導電膜
８と、前記電源用導体パターン５に対向する領域および
前記第２の誘電体基板７から露出した前記信号用導体パ
ターン６に対向する領域の下方で、かつ、前記第１の接
地用導電Ｗ！４よりも前記信号用導体パターン６及び電
源用導体パターン５に近い位置に形成した第３の接地用
導電膜９とを有することを特徴とするＩＣパッケージ、 または、第４図に例示するように、前記第２の誘電体１
！７において、前記第２の接地用導電膜８よりも前記電
源用導体パターン５に近い位置に第４の接地用導電膜１
４を形成したことを特徴とするＩＣパッケージによって
達成する。
〔作　用〕
本発明によれば、信号用導波路のうちマイクロストリッ
プラインを構成する第３の接地用導電膜９の形成位置を
、ストリップラインを構成する第１の接地用導電膜４よ
りも導電パターン６に近づけている。
このため、第２の誘電体基板７から露出した領域に形成
されるマイクロストリップラインの誘電体膜を薄くして
特性インピーダンスを小さくすることが可能になり、第
２の誘電体基板７に覆われた領域に形成されるストリッ
プラインの特性インピーダンスと同一の大きさにするこ
とができ、伝達特性は大幅に改善される。
また、本発明によれば、電源用導波路を構成する第３．
４の接地用導電ｌｌ！９．１４を可能な限り電源用導体
パターン５に近づけている。
このため、電源用導体パターン５に流れる電流の変化に
対する接地電圧の変化量が小さくなってその接地電圧が
安定し、チップ内の半導体集積回路における誤動作が少
なくなる。
〔実施例〕
そこで、以下に本発明の詳細を図面に基づいて説明する
。
（ａ）本発明の第Ｉ実施例の説明 第１図は、本発明の第１実施例を示す装置の分解斜視図
、第２図は、第１実施例装置の要部側断面図、第３図は
、第１実施例装置の要部平断面図である。
図中符号１は、絶縁材よりなるチップ載置基板で、この
チップ載置基板１の中央には半導体チップＣを載置する
！！置台２が設けられ、また、ａ置台２の回りの領域に
は、アルミナ等の絶縁性セラミンクよりなる第一の誘電
体基板３が第一の接地用導電膜４を介して載置され、さ
らに、誘電体基板３の上には、内部から外部に延びる帯
状の電源用導体パターン５、信号用導体パターン６が複
数本形成されている。
７は、第一の誘電体基板３の上に積層された第二の誘電
体基板で、この誘電体基板７は、電源用導体パターン５
及び信号用導体パターン６の中央領域を覆う位置に取付
けられ、また、その上面には第二の接地用導電膜８が形
成されている。そして、第２図（ａ）、第３図（ａ）に
示すように、第−及び第二の接地用溝１ｔＩ！ｉ！４．
８と、これらの間に挟まれる誘電体電極３．７及び導体
パターン５．６とによってストリップラインＺａが構成
されている。
９は、第一の誘電体基板３の内部に設けられた第三の接
地用導電膜で、この第三の接地用溝１＋＊９は、第２図
（ｂ）、第３図（ｂ）に示すように、第二の誘電体基［
７に覆われない第一の誘電体基板３上面及び電源用導体
パターン５に対応して平行になるような形状に形成され
ている。そして、第三の接地用導電膜９とその上の導体
パターン５．６と誘電体基板によってマイクロストリッ
プラインｚｂが構成される。
この場合の第三の接地用導電膜９は、導体パターンに近
づけてその間の誘電体層を薄くすることによりマイクロ
ストリンブラインの特性インピーダンスを小さくするた
めに形成したもので、その深さは、マイクロストリップ
ラインｚｂとストリップラインＺａの特性インピーダン
スが同一になるように調整されている。
なお、図中符号１０は、第二の誘電体基板７及びチップ
Ｃ内部を覆う板状キャップ、１１は、導体パターン５．
６の一端と千ツブＣとを結ぶポンディングワイヤ、１２
は、導体パターン５．６の他端に接続されるリード、１
３は、導体パターン５．６の存在しない領域で各接地用
溝ＩＥＩＩ！４．８．９を短絡するスルーホールを示し
ている。
次に、上記した実施例の作用について説明する。
上述した実施例において、導体パターン５．６両端領域
の下にある第三の接地用導電ＷＸ９は、第一の接地用導
電膜４よりも導体パターン６に近い位置に形成されてい
るため、導体パターン６との間隔を適当な値にすること
によりマイクロストリップラインｚｂの特性インピーダ
ンスの大きさを変えることが可能になる。
このため、第−及び第二の接地用導電膜４．８により構
成されるストリップラインＺａとその両側のマイクロス
トリップラインｚｂの特性インピーダンスを同一にする
ことが可能になる。
例えば、２つの誘電体基板３．７の誘電率ε。
を１０、その厚さＨを０．８５ｍとなし、また、導体パ
ターン５．６の幅Ｗを０．３ｍｓ、膜厚りを０．００５
−とすると、ストリップラインＺａの特性インピーダン
スは５０Ωとなる。
また、導体パターン６両＠領域下方の第３の接地用溝ｔ
ｌ１９をその導体パターン５．６がら０．３３閣下方に
形成する場合には、特性インピーダンスｚｂは５０Ωに
なる。
この結果、チップＣ内の半導体集積回路にょって数Ｇ　
ｂ　／　ｓの高周波信号を送受信させる場合に、信号用
導体パターン６を通して信号を伝達すると、特性インピ
ーダンスが整合しているために高周波信号の反射が防止
される。
なお、第三の接地用導電膜９を形成しない従来装置によ
れば、マイクロストリップラインｚｂは第一の接地用導
電膜４によって構成されることになり、その特性インピ
ーダンスは７４Ωとなる。
一方、電源用導体パターン５の下には、第２図（ｂ）に
見られるように第三の接地用導電膜９が存在するために
、第三の接地用導電膜９がストリップラインｚｂを構成
することになり、上記したと同一条件で膜を形成した場
合には、電源用導体パターン５によって構成される特性
インピーダンスは約４３Ωまで低下する。この結果、電
流の変化に対する接地電圧の変化量が少なくなって電源
電圧が安定するため、チップＣ内の半導体集積回路にお
ける誤動作が少なくなる。
第１表は、ストリップラインとマイクロストリップライ
ンの特性インピーダンスの大きさについて、第三の接地
用導を膜９を設けた場合と設けない場合を比較したもの
であり、第三の接地用導電膜９を設けたパッケージの特
性インピーダンスが低下することがわかる。
この場合、誘電体基板３．７の誘電率ε、を１０、その
厚さＨを０．８５閣となし、また、金よりなる導体パタ
ーン５．６の膜厚ｔを０．００５鵬、第三の接地用導電
膜９と導電パターン５．６との距離を０．３３ｍとした
。
第１表 （ｂ）本発明の第２の実施例の説明 上記した実施例では、第２図（ｂ）に示すように、第三
の接地用導電膜９を電源用導体パターン５の下に形成し
、ストリップラインの特性インピーダンスを低減するこ
とについて説明したが、第４図に示すように、電源用導
体パターン５に平行な第四の接地用導電膜１４を第二の
誘電体基板７の中に形成して、電源用導体パターン５に
より構成される特性インピーダンスをさらに小さくする
ことができる。
例えば、第４図に示すように、電源用導体パターン５か
ら上下に０．３３ｍ離れた位置に、第三及び第四の接地
用導電膜９．１４を形成すると、これらによって構成さ
れるストリップラインの特性インピーダンスは、３６Ω
となる。
（ｃ）本発明の他の実施例の説明 上記した実施例では、チップＣ内の半導体回路と導電パ
ターン５．６とを接続する場合に、ワイヤ１１を用いて
ボンディングするようにしたが、第５図に示すように、
チップＣ上のバンブＢに取付けられたＴ　Ａ　Ｂ　（ｔ
ａｐｅ　ａｕｔｏｍａｔｅｄ　ｂｏｎｄｉｎｇ）端子１
６を、共晶、半田等により導体パターン５．６に接続す
ることもできる。
また、第６図に例示するように、チップＣをキャップ１
７側に装着するようなパッケージにおいては、チップＣ
上のバンブＢをフリップチップ法によって導電パターン
５．６に接続することもできる。
さらに、上記した接地用導電膜は、導電パターン５．６
の幅方向に一体的に形成する場合について説明したが、
各導体パターン５．６に沿っｔストライブ状に形成して
もよい。
なお、上記した導電パターン５．６及び接地用導電膜４
．８．９．１４は、金、アルミニウム等によって形成さ
れたものである。
〔発明の効果〕 以上述べたように本発明によれば、信号用導波路のうち
マイクロストリップラインを構成する接他用導電膜の形
成位置を、ストリップラインを構成する接地用ｉｔｓよ
りも信号用導電パターンに近づけたので、マイクロスト
リップラインの誘１体膜を薄くして特性インピーダンス
を小さくすることが可能になり、その値をストリップラ
インの特性インピーダンスと同一にして、伝達特性を大
幅に改善することができる。
また、本発明によれば、電源用導波路を構成する接地用
導電膜を可能な限り電源用導体パターンに近づけたので
、電源用導体パターンに流れる電流の変化に対する電Ｓ
電圧の変化量が少なくなってその電源電圧が安定し、半
導体集積回路の誤動作を少なくすることができる。
【図面の簡単な説明】
第１図は、本発明の第１実施例の装置を示す斜視図、 第２図は、本発明の第１実施例の装置を示す要部側断面
図、 第３図は、本発明の第１実施例の装置を示す要部平断面
図、 第４図は、本発明の第２実施例の装置を示す要部側断面
図、 第５図は、本発明の第３実施例の装置を示す要部側断面
図、 第６図は、本発明の第４実施例の装置を示す要部側断面
図、 第７図は、従来装置の一例を示す斜視図、第８図は、従
来装置の一例を示す断面図である。 （符号の説明） １・・・チップ搭載基板、 ２・・・載置台、 ３・・・第一の誘電体基板、 ４・・・第一の接地用導電膜、 ５・・・電源用導体パターン、 ６・・・信号用導体パターン、 ７・・・第二の誘電体基板、 ８・・・第二の接地用ｉｔ膜、 ９・・・第三の接地用導電膜、 １４・・・第四の接地用導電膜。

Claims (3)

    【特許請求の範囲】
  1. （１）信号用導波路のうちマイクロストリップラインを
    構成するのに必要な接地用導電膜（９）を、ストリップ
    ラインの接地用導電膜（４）よりも信号配線パターン（
    ６）に近づけて形成するとともに、 電源用導波路を構成するのに必要な接地用導電膜（９）
    を可能な限り電源配線パターン（５）に近づけて形成す
    ることを特徴とするＩＣパッケージ。
  2. （２）半導体集積回路を形成したチップを囲む領域に設
    けられる第１の誘電体基板（３）と、 前記第１の誘電体基板（３）上に帯状に形成された信号
    用又は電源用の導体パターン（５、６）と、 前記導体パターン（５、６）の一部領域を覆う第２の誘
    電体基板（７）と、 前記導体パターン（５、６）から等距離となる位置の前
    記第１及び第２の誘電体基板（３、７）に形成された第
    １及び第２の接地用導電膜（４、８）と、 前記第２の誘電体基板（７）から露出した前記導体パタ
    ーン（５、６）の下方で、かつ、前記第１の接地用導電
    膜（４）よりも前記導体パターン（５、６）に近い位置
    に形成した第３の接地用導電膜（９）とを備えたことを
    特徴とするＩＣパッケージ。
  3. （３）半導体集積回路を形成したチップを囲む領域に設
    けられた第１の誘電体基板（３）と、 第１の誘電体基板（３）の上に帯状に形成された電源用
    導体パターン（５）及び信号用導体パターン（６）と、 前電源用記導体パターン（５）及び信号用導体パターン
    （６）の一部領域を覆う第２の誘電体基板（７）と、 前記信号用導体パターン（６）に対向する位置であって
    、前記第１の誘電体基板（３）の下面に形成した第１の
    接地用導電膜（４）と、 前記信号用導体パターン（６）及び前記電源用導体パタ
    ーン（５）に対向する位置であって、前記第２の誘電体
    基板（７）の上面に形成した第２の接地用導電膜（８）
    と、 前記電源用導体パターン（５）に対向する領域および前
    記第２の誘電体基板（７）から露出した前記信号用導体
    パターン（６）に対向する領域の下方で、かつ、前記第
    １の接地用導電膜（４）よりも前記信号用導体パターン
    （６）及び電源用導体パターン（５）に近い位置に形成
    した第３の接地用導電膜（９）とを有することを特徴と
    するＩＣパッケージ。（４）前記第２の誘電体膜（８）
    において、前記第２の接地用導電膜（８）よりも前記電
    源用導体パターン（５）に近い位置に第４の接地用導電
    膜（１４）を形成したことを特徴とする請求項３記載の
    ＩＣパッケージ。
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