JPH04127536A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04127536A JPH04127536A JP2249222A JP24922290A JPH04127536A JP H04127536 A JPH04127536 A JP H04127536A JP 2249222 A JP2249222 A JP 2249222A JP 24922290 A JP24922290 A JP 24922290A JP H04127536 A JPH04127536 A JP H04127536A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特にバイポーラトランジ
スタの製造方法に関し。
スタの製造方法に関し。
高い遮断周波数と低いベース抵抗を持つパイボ−ラトラ
ンジスタの提供を目的とし。
ンジスタの提供を目的とし。
一導電型の半導体層上に反対導電型の半導体をエピタキ
シャル成長してエピタキシャルベース層を形成する工程
と、該エピタキシャルベース層上に反対導電型の不純物
を含む膜を成長する工程と。
シャル成長してエピタキシャルベース層を形成する工程
と、該エピタキシャルベース層上に反対導電型の不純物
を含む膜を成長する工程と。
内部ベース形成領域に開孔を有するマスクを用いて波膜
をエツチングし、該開孔に該エピタキシャルベース層を
露出した後、波膜から該エピタキシャルベース層へ反対
導電型の不純物を拡散させて該エピタキシャルベース層
の反対導電型不純物濃度を上げ、外部ベースを形成する
工程とを有する半導体装置の製造方法により構成する。
をエツチングし、該開孔に該エピタキシャルベース層を
露出した後、波膜から該エピタキシャルベース層へ反対
導電型の不純物を拡散させて該エピタキシャルベース層
の反対導電型不純物濃度を上げ、外部ベースを形成する
工程とを有する半導体装置の製造方法により構成する。
また、一導電型の半導体層上に反対導電型のエピタキシ
ャルベース層を形成する工程と、該エピタキシャルベー
ス層上に反対導電型の不純物を含む膜を成長する工程と
、内部ベース形成領域に開孔を有するマスクを用いて波
膜をエツチングした後、波膜の側面に反対導電型の不純
物を含む側壁を形成する工程と、波膜及び該側壁から該
エピタキシャルベース層へ反対導電型の不純物を拡散さ
せて、外部ベースを形成する工程とを有する半導体装置
の製造方法により構成する。
ャルベース層を形成する工程と、該エピタキシャルベー
ス層上に反対導電型の不純物を含む膜を成長する工程と
、内部ベース形成領域に開孔を有するマスクを用いて波
膜をエツチングした後、波膜の側面に反対導電型の不純
物を含む側壁を形成する工程と、波膜及び該側壁から該
エピタキシャルベース層へ反対導電型の不純物を拡散さ
せて、外部ベースを形成する工程とを有する半導体装置
の製造方法により構成する。
本発明は半導体装置の製造方法に係り、特にバイポーラ
トランジスタの製造方法に関する。
トランジスタの製造方法に関する。
近年のバイポーラＬＳＩには高速性が要求されている。
そのため、高い遮断周波数（ｒｔ ） 、低いベース抵
抗、小さなコレクタ・ベース間容量を達成させる必要が
ある。
抗、小さなコレクタ・ベース間容量を達成させる必要が
ある。
従来のバイポーラＬＳＩにおいては、高いｆアを得るた
め、低加速エネルギーでイオン注入を行うことにより浅
いベース層を形成していたが、この場合、イオン注入に
伴うチャンネリング及び分布の影響により、深さ１５０
０人程度程度界であった。
め、低加速エネルギーでイオン注入を行うことにより浅
いベース層を形成していたが、この場合、イオン注入に
伴うチャンネリング及び分布の影響により、深さ１５０
０人程度程度界であった。
その対策として、近年、ベース層をＣＶＤ法もしくはＭ
ＢＥ法を用いてエピタキシャル成長し、エピタキシャル
ベース層を形成する方式が開発されている。
ＢＥ法を用いてエピタキシャル成長し、エピタキシャル
ベース層を形成する方式が開発されている。
ところが、この方式は内部ベースと同じ材料を外部ベー
スとするため、ベース抵抗が高くなっていた。また、不
純物を注入したポリシリコン層を外部ベースに用いて低
抵抗化しても、内部ベースと外部ベースがセルファライ
ンで形成されていないため、ベース抵抗が高くなってし
まう。
スとするため、ベース抵抗が高くなっていた。また、不
純物を注入したポリシリコン層を外部ベースに用いて低
抵抗化しても、内部ベースと外部ベースがセルファライ
ンで形成されていないため、ベース抵抗が高くなってし
まう。
従って、遮断周波数は高くていいけれども、ベース抵抗
を低減することができず、高速化されないといった問題
を生じていた。
を低減することができず、高速化されないといった問題
を生じていた。
本発明は高い遮断周波数と低いベース抵抗を両立させる
方法の提供を目的とする。
方法の提供を目的とする。
上記課題は、一導電型の半導体層３上に反対導電型の半
導体をエピタキシャル成長してエピタキシャルベース層
７を形成する工程と、該エピタキシャルベース層７上に
反対導電型の不純物を含む膜８を成長する工程と、内部
ベース形成領域に開孔を有するマスクを用いて波膜８を
エツチングし。
導体をエピタキシャル成長してエピタキシャルベース層
７を形成する工程と、該エピタキシャルベース層７上に
反対導電型の不純物を含む膜８を成長する工程と、内部
ベース形成領域に開孔を有するマスクを用いて波膜８を
エツチングし。
該開孔に該エピタキシャルベース層７を露出した後、波
膜８から該エピタキシャルベース層７へ反対導電型の不
純物を拡散させて該エピタキシャルベース層７の反対導
電型不純物濃度を上げ、外部ベース１５を形成する工程
とを有する半導体装置の製造方法によって解決される。
膜８から該エピタキシャルベース層７へ反対導電型の不
純物を拡散させて該エピタキシャルベース層７の反対導
電型不純物濃度を上げ、外部ベース１５を形成する工程
とを有する半導体装置の製造方法によって解決される。
また、一導電型の半導体層３上に反対導電型の半導体を
エピタキシャル成長してエピタキシャルベース層７を形
成する工程と、該エピタキシャルベース層７上に反対導
電型の不純物を含む膜８を成長する工程と、内部ベース
形成領域に開孔を有するマスクを用いて波膜８をエツチ
ングし、該開孔に該エピタキシャルベース層７を露出し
た後。
エピタキシャル成長してエピタキシャルベース層７を形
成する工程と、該エピタキシャルベース層７上に反対導
電型の不純物を含む膜８を成長する工程と、内部ベース
形成領域に開孔を有するマスクを用いて波膜８をエツチ
ングし、該開孔に該エピタキシャルベース層７を露出し
た後。
波膜８の側面に反対導電型の不純物を含む側壁】３を形
成する工程と、波膜８及び該側壁１３から該エピタキシ
ャルベース層７へ反対導電型の不純物を拡散させて該エ
ピタキシャルベース層７の反対導電型不純物濃度を上げ
、外部ベース１５を形成する工程とを有する半導体装置
の製造方法によって解決される。
成する工程と、波膜８及び該側壁１３から該エピタキシ
ャルベース層７へ反対導電型の不純物を拡散させて該エ
ピタキシャルベース層７の反対導電型不純物濃度を上げ
、外部ベース１５を形成する工程とを有する半導体装置
の製造方法によって解決される。
本発明の方法によれば、内部ベースはエピタキシャル成
長により、薄く形成することができる。
長により、薄く形成することができる。
また、内部ベースと外部ベースがセルファラインで形成
できる。外部ベースの不純物濃度は膜８あるいは膜８と
側壁１３から拡散して（る不純物のため、内部ベースの
不純物濃度より高くなる。そのため、ベース抵抗が低減
される。
できる。外部ベースの不純物濃度は膜８あるいは膜８と
側壁１３から拡散して（る不純物のため、内部ベースの
不純物濃度より高くなる。そのため、ベース抵抗が低減
される。
第１図（ａ）〜（ｈ）は実施例を示す工程順断面図であ
る。以下、これらの図を参照しながら実施例について説
明する。
る。以下、これらの図を参照しながら実施例について説
明する。
第１図（ａ）参照
まず、従来の方法により、コレクタ埋込み層。
コレクタ層９分離帯、フィールド酸化膜を形成する。図
中、ｌはＳｉ基板でＰ型のＳｉ基板、２はＮ１型のコレ
クタ埋込み層、３はＮ型のエピタキシャルコレクタ層、
４はＰ＋型の分離帯、５はフィールド酸化膜、６はＮ＋
型のコレクタコンタクト層を表す。
中、ｌはＳｉ基板でＰ型のＳｉ基板、２はＮ１型のコレ
クタ埋込み層、３はＮ型のエピタキシャルコレクタ層、
４はＰ＋型の分離帯、５はフィールド酸化膜、６はＮ＋
型のコレクタコンタクト層を表す。
第１図（ｂ）参照
全面にＣＶＤ法あるいはＭＢＥ法により、厚さ５００〜
２０００人、Ｐ型不純物濃度１×１ＯＩ７〜ｌ Ｘ ｌ
Ｏ”ｃＦ”のＳｉのエピタキシャルベース層７を形成
する。Ｐ型不純物は９例えば、ボロン（Ｂ）である。
２０００人、Ｐ型不純物濃度１×１ＯＩ７〜ｌ Ｘ ｌ
Ｏ”ｃＦ”のＳｉのエピタキシャルベース層７を形成
する。Ｐ型不純物は９例えば、ボロン（Ｂ）である。
次に、全面にエピタキシャルベース層７と同じ不純物を
含む厚さ５００〜２０００人のＢＳＧ （ボロン・シリ
ケート・ガラス）膜８を成長する。
含む厚さ５００〜２０００人のＢＳＧ （ボロン・シリ
ケート・ガラス）膜８を成長する。
第１図（ｃ）参照
マスクを用いてＢＳＧ膜８をエツチングする。
第１図（ｄ）参照
全面に厚さ１０００〜３０００人のポリＳｉ層９を成長
する。マスクを用いてエピタキシャルベース層７と同じ
不純物９例えば、Ｂ＋を加速エネルギー１０〜４０ｋｅ
Ｖ、 ドーズ量１ｘ１０１〜１ Ｘ ｌ Ｏ”ｃｍ−
’の条件でイオン注入を行い９次に。
する。マスクを用いてエピタキシャルベース層７と同じ
不純物９例えば、Ｂ＋を加速エネルギー１０〜４０ｋｅ
Ｖ、 ドーズ量１ｘ１０１〜１ Ｘ ｌ Ｏ”ｃｍ−
’の条件でイオン注入を行い９次に。
マスクを用いてポリＳｉ層９及びエピタキシャルベース
層７をエツチングする。
層７をエツチングする。
第１図（ｅ）参照
ＣＶＤ法により全面に厚さ３０００〜６０００人のＳｉ
Ｏ□層１０層成０する。
Ｏ□層１０層成０する。
内部ベース形成領域に開孔を持つマスクを用いて５ｉ０
２層１０．ポリＳｉ層９．ＢＳＧ膜８をエツチングして
開孔１１を形成する。開孔１１の底にエピタキシャルベ
ース層７が露出し、側面にＢＳＧ膜８が露出する。
２層１０．ポリＳｉ層９．ＢＳＧ膜８をエツチングして
開孔１１を形成する。開孔１１の底にエピタキシャルベ
ース層７が露出し、側面にＢＳＧ膜８が露出する。
第１図（ｆ）参照
ＣＶＤ法により全面に厚さ１０００〜３０００人（７）
ＳｊＯｚ層を成長し９反応性イオンエツチング（ＲＩＥ
）によりその５ｉＯｚ層をエツチングして、エミツタ窓
１２を開口するとともに開孔１１の側面に５ｉＯｚの側
壁１３を形成する。
ＳｊＯｚ層を成長し９反応性イオンエツチング（ＲＩＥ
）によりその５ｉＯｚ層をエツチングして、エミツタ窓
１２を開口するとともに開孔１１の側面に５ｉＯｚの側
壁１３を形成する。
ＢＳＧ膜８から不純物がエピタキシャルベース層７に拡
散し、不純物濃度の高い外部ベース１５が形成される。
散し、不純物濃度の高い外部ベース１５が形成される。
開孔部のエピタキシャルベース層７は内部ベース１４と
なる。
なる。
第１図（ｇ）参照
全面に厚さ１０００〜２０００人のポリＳｉ層１６を成
長する。ポリＳｉ層１６にＮ型不純物９例えば、ヒ素（
Ａｓ”）を加速エネルギー２０〜６０ｋｅＶ、ドーズ量
Ｉ Ｘ １０ ”ｃＦ’程度でイオン注入し、その後。
長する。ポリＳｉ層１６にＮ型不純物９例えば、ヒ素（
Ａｓ”）を加速エネルギー２０〜６０ｋｅＶ、ドーズ量
Ｉ Ｘ １０ ”ｃＦ’程度でイオン注入し、その後。
１０００〜１ｉｏｏ°Ｃ，１０秒程度の不純物活性化ア
ニルを行い、内部ベース１４の中にエミツタ層Ｉ７を形
成する。
ニルを行い、内部ベース１４の中にエミツタ層Ｉ７を形
成する。
第１図（ｈ）参照
ポリＳｉ層１６をパターニングし、エミツタ層１７上を
残す。次に、 Ｓｉｎ、層ｌＯにベース電極窓及びコレ
クタ電極窓を開口する。
残す。次に、 Ｓｉｎ、層ｌＯにベース電極窓及びコレ
クタ電極窓を開口する。
全面にＡＩをスパッタし、それをパターニングしてエミ
ッタ電極１８．ベース電極１９． コレクタ電極２０を
形成する。
ッタ電極１８．ベース電極１９． コレクタ電極２０を
形成する。
この実施例では側壁Ｉ３は５ｉ０２を用いて形成してい
るが、 エピタキシャルベース層７と同じ導電型の不純
物を含む絶縁膜９例えば、ＢＳＧでもよい。この場合は
、側壁１３からも不純物がエビタキシャルベース層７に
拡散し、そこが外部ベースとなり、ベース抵抗を下げる
効果がある。
るが、 エピタキシャルベース層７と同じ導電型の不純
物を含む絶縁膜９例えば、ＢＳＧでもよい。この場合は
、側壁１３からも不純物がエビタキシャルベース層７に
拡散し、そこが外部ベースとなり、ベース抵抗を下げる
効果がある。
また、この実施例ではエピタキシャルベース層７をＰ型
不純物を含むＳｉ層としたが、Ｐ型不純物を含む５ｉＧ
ｅ等の化合物でもよい。
不純物を含むＳｉ層としたが、Ｐ型不純物を含む５ｉＧ
ｅ等の化合物でもよい。
第２図（ａ）、 （ｂ）は他の実施例を示す工程順断面
図である。
図である。
第２図（ａ）は第１図（Ｃ）と同じで、ここまでの工程
は前述の実施例と同様である。
は前述の実施例と同様である。
その後、全面にＢＳＧ膜８を成長し、マスクを用いてそ
のＢＳＧ膜８をエツチングし、つづいて。
のＢＳＧ膜８をエツチングし、つづいて。
全面にポリＳｉ層９を成長し、そのポリＳｉ層９をマス
クを用いてエツチングする。
クを用いてエツチングする。
このようにすれば、前述の実施例より工程は増えるが、
ベース抵抗をさらに低減するのに有効である。
ベース抵抗をさらに低減するのに有効である。
以上説明したように７本発明によれば、エミツタ窓の形
成と外部ベース拡散がセルファラインで行え、薄い内部
ベース、低抵抗の外部ベースが実現され、バイポーラト
ランジスタの高速化が達成される。
成と外部ベース拡散がセルファラインで行え、薄い内部
ベース、低抵抗の外部ベースが実現され、バイポーラト
ランジスタの高速化が達成される。
本発明はバイポーラＬＳＩの高速化に寄与するところが
大きい。
大きい。
第１図は（ａ）〜（ｈ）は実施例を示す工程順断面図。
第２図（ａ）、 （ｂ）は他の実施例を示す工程順断面
図 である。 図において。 ｌは半導体基板であってＳｉ基板。 ２はコレクタ埋込み層。 ３はエピタキシャルコレクタ層。 ４は分離帯。 ５はフィールド酸化膜。 ６はコレクタコンタクト層。 ７はベース層であってエピタキシャルベース層。 ８は膜であってＢＳＧ膜。 ９はポリＳｉ層。 ｌＯま絶縁層であってＳｉＯ□層。 ｔｉま開孔。 １２はエミツタ窓。 １３は側壁。 １４は内部ベース。 １５は外部ベース。 １６はポリＳｉ層。 １７はエミツタ層。 １８はエミッタ電極。 １９はベース電極。 ２０はコレクタ電極 太亮例Ｓポす工科１哨断面図 や１図けの１） ￥斃ｆｉｌ １示オニ程ｊ煩断酊図 射１図（１２） １世の突禦賛゛１を示Ｔ工稈ｊ頃断面図幣２図
図 である。 図において。 ｌは半導体基板であってＳｉ基板。 ２はコレクタ埋込み層。 ３はエピタキシャルコレクタ層。 ４は分離帯。 ５はフィールド酸化膜。 ６はコレクタコンタクト層。 ７はベース層であってエピタキシャルベース層。 ８は膜であってＢＳＧ膜。 ９はポリＳｉ層。 ｌＯま絶縁層であってＳｉＯ□層。 ｔｉま開孔。 １２はエミツタ窓。 １３は側壁。 １４は内部ベース。 １５は外部ベース。 １６はポリＳｉ層。 １７はエミツタ層。 １８はエミッタ電極。 １９はベース電極。 ２０はコレクタ電極 太亮例Ｓポす工科１哨断面図 や１図けの１） ￥斃ｆｉｌ １示オニ程ｊ煩断酊図 射１図（１２） １世の突禦賛゛１を示Ｔ工稈ｊ頃断面図幣２図
Claims (1)
- 【特許請求の範囲】 〔１〕一導電型の半導体層（３）上に反対導電型の半導
体をエピタキシャル成長してエピタキシャルベース層（
７）を形成する工程と、 該エピタキシャルベース層（７）上に反対導電型の不純
物を含む膜（８）を成長する工程と、内部ベース形成領
域に開孔を有するマスクを用いて該膜（８）をエッチン
グし、該開孔に該エピタキシャルベース層（７）を露出
した後、該膜（８）から該エピタキシャルベース層（７
）へ反対導電型の不純物を拡散させて、該エピタキシャ
ルベース層（７）の反対導電型不純物濃度を上げ、外部
ベース（１５）を形成する工程とを 有することを特徴とする半導体装置の製造方法。 〔２〕一導電型の半導体層（３）上に反対導電型の半導
体をエピタキシャル成長してエピタキシャルベース層（
７）を形成する工程と、 該エピタキシャルベース層（７）上に反対導電型の不純
物を含む膜（８）を成長する工程と、内部ベース形成領
域に開孔を有するマスクを用いて該膜（８）をエッチン
グし、該開孔に該エピタキシャルベース層（７）を露出
した後、該膜（８）の側面に反対導電型の不純物を含む
側壁（１３）を形成する工程と、 該膜（８）及び該側壁（１３）から該エピタキシャルベ
ース層（７）へ反対導電型の不純物を拡散させて該エピ
タキシャルベース層（７）の反対導電型不純物濃度を上
げ、外部ベース（１５）を形成する工程とを 有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249222A JPH04127536A (ja) | 1990-09-19 | 1990-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249222A JPH04127536A (ja) | 1990-09-19 | 1990-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127536A true JPH04127536A (ja) | 1992-04-28 |
Family
ID=17189737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249222A Pending JPH04127536A (ja) | 1990-09-19 | 1990-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127536A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0724297A1 (en) * | 1995-01-30 | 1996-07-31 | Texas Instruments Incorporated | Transistor base contact |
| JP2002246478A (ja) * | 2001-02-20 | 2002-08-30 | Sony Corp | 半導体装置及びその製造方法 |
| KR20030049521A (ko) * | 2001-12-15 | 2003-06-25 | 기아자동차주식회사 | 가변길이 다공질관 |
-
1990
- 1990-09-19 JP JP2249222A patent/JPH04127536A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0724297A1 (en) * | 1995-01-30 | 1996-07-31 | Texas Instruments Incorporated | Transistor base contact |
| JP2002246478A (ja) * | 2001-02-20 | 2002-08-30 | Sony Corp | 半導体装置及びその製造方法 |
| KR20030049521A (ko) * | 2001-12-15 | 2003-06-25 | 기아자동차주식회사 | 가변길이 다공질관 |
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