JPH022133A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH022133A JPH022133A JP63147210A JP14721088A JPH022133A JP H022133 A JPH022133 A JP H022133A JP 63147210 A JP63147210 A JP 63147210A JP 14721088 A JP14721088 A JP 14721088A JP H022133 A JPH022133 A JP H022133A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超高速・超高周波用トラジスタを有する半導
体装置の製造方法に関する。
体装置の製造方法に関する。
超高速トランジスタを製造するための技術として、浅い
ベース領域の形成、ベース抵抗の低減、接合容量の低減
等があり、従来、浅いベース領域の形成手段としては、
イオン注入の際に酸化膜等を介し、加速電圧をさげて不
純物を導入したり、低温で短時間の拡散を行なうなどの
方法がある。
ベース領域の形成、ベース抵抗の低減、接合容量の低減
等があり、従来、浅いベース領域の形成手段としては、
イオン注入の際に酸化膜等を介し、加速電圧をさげて不
純物を導入したり、低温で短時間の拡散を行なうなどの
方法がある。
また、ベース抵抗の低減手段としては、ベースコンタク
ト領域部の不純物濃度をあげる方法等がある。また、接
合容量の低減手段としては、微細化があり、その１手法
としてセルフ・アライン化がある。
ト領域部の不純物濃度をあげる方法等がある。また、接
合容量の低減手段としては、微細化があり、その１手法
としてセルフ・アライン化がある。
上述した従来の半導体装置の製造方法は、浅いベース領
域の形成に対して、イオン注入法を用いる場合、不純物
濃度を低くすれば浅い接合は可能であるが、ベース抵抗
が高くなるという欠点があ′す、低温で雉時間の拡散法
では、浅い接合は形成できるが制御性がよくないという
欠点がある。また、接合容量の低減に対しては、微細化
により接合面積を減少させることによって対処している
が、セルファライン化したプロセスでも、ベースコンタ
クト領域は、半導体基板中に形成されており、低抵抗に
するため高濃度にすると真性ベース部よりも半導体基板
中に深く拡散されて接合容量が大きくなるという欠点が
ある。
域の形成に対して、イオン注入法を用いる場合、不純物
濃度を低くすれば浅い接合は可能であるが、ベース抵抗
が高くなるという欠点があ′す、低温で雉時間の拡散法
では、浅い接合は形成できるが制御性がよくないという
欠点がある。また、接合容量の低減に対しては、微細化
により接合面積を減少させることによって対処している
が、セルファライン化したプロセスでも、ベースコンタ
クト領域は、半導体基板中に形成されており、低抵抗に
するため高濃度にすると真性ベース部よりも半導体基板
中に深く拡散されて接合容量が大きくなるという欠点が
ある。
本発明の半導体装置の製造方法は、半導体基板上に一導
電型領域を設ける工程と、前記一導電型領域に選択的に
絶縁分離領域を設けてコレクタ領域を区画する工程と、
前記コレクタ領域を含む表面に逆導電型の第１の半導体
層を形成する工程と、前記第１の半導体層を選択的に絶
縁分離して前記コレクタ領域上のベース領域及び前記ベ
ース領域と接続するベースコンタクト領域を区画する工
程と、前記ベース領域を含む表面に一導電型第２の半導
体層及び絶縁膜を順次積層して設けこれを選択的に順次
エツチングして前記ベース領域の上にエミッタ領域を設
ける工程と、前記ベースコンクト領域上の前記絶縁分離
領域を開口して前記ベースコンタクト領域のコンタクト
ホールを形成する工程と、前記コンタクトホールの前記
ベースコンタクト領域に逆導電型不純物を拡散する工程
とを含んで構成される。
電型領域を設ける工程と、前記一導電型領域に選択的に
絶縁分離領域を設けてコレクタ領域を区画する工程と、
前記コレクタ領域を含む表面に逆導電型の第１の半導体
層を形成する工程と、前記第１の半導体層を選択的に絶
縁分離して前記コレクタ領域上のベース領域及び前記ベ
ース領域と接続するベースコンタクト領域を区画する工
程と、前記ベース領域を含む表面に一導電型第２の半導
体層及び絶縁膜を順次積層して設けこれを選択的に順次
エツチングして前記ベース領域の上にエミッタ領域を設
ける工程と、前記ベースコンクト領域上の前記絶縁分離
領域を開口して前記ベースコンタクト領域のコンタクト
ホールを形成する工程と、前記コンタクトホールの前記
ベースコンタクト領域に逆導電型不純物を拡散する工程
とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｎ＋型シリコン基板
１上にＮ型エピタキシアル層２を形成し、Ｎ型エピタキ
シアル層２を選択的に異方性エツチングして素子分離領
域のＮ型エピタキシアル層２を除去し、コレクタ領域を
形成する。次に、熱アニールを行なってエツチングによ
る表面のダメージを回復させた後、減圧ＣＶＤ法により
全面に酸化シリコン膜３を堆積し、酸化シリコン膜３上
にホトレジスト膜を塗布して表面を平坦化する。次に、
エッチバック法により、全面を平坦にエツチングしてち
ょうどＮ型エピタキシアル層２の最上面を露出させ、前
記素子分離領域に酸化シリコン膜３が埋め込まれるよう
にする。
１上にＮ型エピタキシアル層２を形成し、Ｎ型エピタキ
シアル層２を選択的に異方性エツチングして素子分離領
域のＮ型エピタキシアル層２を除去し、コレクタ領域を
形成する。次に、熱アニールを行なってエツチングによ
る表面のダメージを回復させた後、減圧ＣＶＤ法により
全面に酸化シリコン膜３を堆積し、酸化シリコン膜３上
にホトレジスト膜を塗布して表面を平坦化する。次に、
エッチバック法により、全面を平坦にエツチングしてち
ょうどＮ型エピタキシアル層２の最上面を露出させ、前
記素子分離領域に酸化シリコン膜３が埋め込まれるよう
にする。
次に、第１図（ｂ）に示すように、ＭＢＥ法により全面
にホウ素をＩ Ｘ １０１ｇ〜ｌＸ１０１９ｃｍ−３の
濃度に含有するシリコン層を０．１μｍの厚さに成長さ
せ、Ｎ型エピタキシアル層２の上のＰ型エピタキシアル
Ｍ４及び酸化シリコン膜３の上のＰ型多結晶シリコン５
を形成する。
にホウ素をＩ Ｘ １０１ｇ〜ｌＸ１０１９ｃｍ−３の
濃度に含有するシリコン層を０．１μｍの厚さに成長さ
せ、Ｎ型エピタキシアル層２の上のＰ型エピタキシアル
Ｍ４及び酸化シリコン膜３の上のＰ型多結晶シリコン５
を形成する。
次に、第１図（Ｃ）に示すように、Ｐ型多結晶シリコン
層５を選択的に酸化して酸化シリコン膜６を形成し、ベ
ース領域を区画する。次に、全面に多結晶シリコン層７
を加速エネルギー５０〜７０ｋｅＶ、ドーズ量１ｘｌＯ
” ２Ｘ１０”Ω−２でイオン注入する。次に、多結晶
シリコン層７の上に減圧ＣＶＤ法で窒化シリコンＭ８を
堆積する。
層５を選択的に酸化して酸化シリコン膜６を形成し、ベ
ース領域を区画する。次に、全面に多結晶シリコン層７
を加速エネルギー５０〜７０ｋｅＶ、ドーズ量１ｘｌＯ
” ２Ｘ１０”Ω−２でイオン注入する。次に、多結晶
シリコン層７の上に減圧ＣＶＤ法で窒化シリコンＭ８を
堆積する。
次に、第１図（ｄ）に示すように、窒化シリコン膜８及
び多結晶シリコン層７を選択的に順次エツチングしてＰ
型エピタキシアル層４の上部以外の窒化シリコン膜８及
び多結晶シリコン層７を除去する。
び多結晶シリコン層７を選択的に順次エツチングしてＰ
型エピタキシアル層４の上部以外の窒化シリコン膜８及
び多結晶シリコン層７を除去する。
次に、第１図（ｅ）に示すように、減圧ＣＶＤ法で酸化
シリコン膜９を堆積する。
シリコン膜９を堆積する。
次に、第１図（ｆ）に示すように、全面にレジスト膜を
塗布して表面を平坦化した後、全面をエッチバックして
、ちょうど窒化シリコン膜８の最上面を露出させた状態
で表面を平坦化する。次に、Ｐ型多結晶シリコン層５の
上の酸化シリコン膜９をホト・リングラフィ技術により
選択的にエツチングしてコンタクトホール１ｏを設け、
コンタクト抵抗をさげるなめにコンタクトホール１゜の
Ｐ型多結晶シリコＮ５に例ばホウ素のイオン注入を行な
ったのち、熱アニールによりＮ型多結晶９９３２層７の
ヒ素及びＰ型多結晶シリコン層５のホウ素を活性化する
。次に、窒化シリコンＭ８を除去して、それぞれ、Ｎ型
エピタキシアル層２をコレクタ領域に、Ｐ型エピタキシ
アル層４をベース領域に、Ｐ型多結晶シリコン層５をベ
ースコンタクト領域に、Ｎ型多結晶９９３２層７をエミ
ッタにしたバイポーラトランジスタを構成する。
塗布して表面を平坦化した後、全面をエッチバックして
、ちょうど窒化シリコン膜８の最上面を露出させた状態
で表面を平坦化する。次に、Ｐ型多結晶シリコン層５の
上の酸化シリコン膜９をホト・リングラフィ技術により
選択的にエツチングしてコンタクトホール１ｏを設け、
コンタクト抵抗をさげるなめにコンタクトホール１゜の
Ｐ型多結晶シリコＮ５に例ばホウ素のイオン注入を行な
ったのち、熱アニールによりＮ型多結晶９９３２層７の
ヒ素及びＰ型多結晶シリコン層５のホウ素を活性化する
。次に、窒化シリコンＭ８を除去して、それぞれ、Ｎ型
エピタキシアル層２をコレクタ領域に、Ｐ型エピタキシ
アル層４をベース領域に、Ｐ型多結晶シリコン層５をベ
ースコンタクト領域に、Ｎ型多結晶９９３２層７をエミ
ッタにしたバイポーラトランジスタを構成する。
ここで、Ｐ型多結晶シリコン層５はＳ ＯＩ （Ｓｅｍ
ｌ−ｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
法により形成したＰ型車結晶層であっても良く、多結晶
シリコン層７は、エピタキシアル層であっても良い。又
酸化シリコン膜３はＮ型エピタキシアルＭ２を選択酸化
して形成しても良い。
ｌ−ｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
法により形成したＰ型車結晶層であっても良く、多結晶
シリコン層７は、エピタキシアル層であっても良い。又
酸化シリコン膜３はＮ型エピタキシアルＭ２を選択酸化
して形成しても良い。
第２図（ａ）〜（ｈ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第２図（ａ）に示すように、Ｐ型半導体基板１１
の表面に選択的にＮ１型埋込層１２を形成し、Ｎ＋型埋
込層１２を含む表面にＮ型エピタキシアル層２を成長さ
せる。
の表面に選択的にＮ１型埋込層１２を形成し、Ｎ＋型埋
込層１２を含む表面にＮ型エピタキシアル層２を成長さ
せる。
次に、第２図（ｂ）に示すように、第１の実施例と同様
の手法によりＮ型エピタキシアル層２に素子分離用酸化
シリコン膜３を選択的に埋込んで形成し、コレクタ領域
１３及びコレクタコンタクト領域１４を形成する。次に
、全面に減圧ＣＶＤ法により窒化シリコン膜１５を形成
し、これを選択的にエツチングしてコレクタコンタクト
領域１４の上の窒化シリコン膜１５を開口する。次に、
窒化シリコン膜１５をマスクとしてコレクタコンタクト
領域１４にリンを拡散し、コレクタコンタクト領域１４
を高濃度化する。
の手法によりＮ型エピタキシアル層２に素子分離用酸化
シリコン膜３を選択的に埋込んで形成し、コレクタ領域
１３及びコレクタコンタクト領域１４を形成する。次に
、全面に減圧ＣＶＤ法により窒化シリコン膜１５を形成
し、これを選択的にエツチングしてコレクタコンタクト
領域１４の上の窒化シリコン膜１５を開口する。次に、
窒化シリコン膜１５をマスクとしてコレクタコンタクト
領域１４にリンを拡散し、コレクタコンタクト領域１４
を高濃度化する。
次に、第２図（ｃ）に示すように、窒化シリコン膜１５
を除去し、コレクタ領域１３及びコレクタコンタクト領
域１４を含む表面に第１の実施例と同様の手法によりＰ
型シリコン層１６を形成する。
を除去し、コレクタ領域１３及びコレクタコンタクト領
域１４を含む表面に第１の実施例と同様の手法によりＰ
型シリコン層１６を形成する。
次に、第２図（ｄ）に示すように、Ｐ型シリコン層１６
に選択的に酸化シリコン膜６を設けてＰ型シリコン層１
６を区画し、コレクタ領域１３の上にベース領域を形成
する。
に選択的に酸化シリコン膜６を設けてＰ型シリコン層１
６を区画し、コレクタ領域１３の上にベース領域を形成
する。
次に、第２図（ｅ）示すように、Ｐ型シリコン層１６を
含む表面にＮ型多結晶シリコン膜７及び窒化シリコン膜
８を順次堆積して形成する。
含む表面にＮ型多結晶シリコン膜７及び窒化シリコン膜
８を順次堆積して形成する。
次に、第２図（ｆ＞に示すように、窒化シリコン膜８及
びＮ型多結晶シリコン［７を選択的に順次エツチングし
てＰ型シリコン層１６のベース領域上にエミッタ領域を
形成する。
びＮ型多結晶シリコン［７を選択的に順次エツチングし
てＰ型シリコン層１６のベース領域上にエミッタ領域を
形成する。
次に、第２図（ｇ）に示すように、前記エミッタ領域を
含む表面に酸化シリコン膜９を堆積する。
含む表面に酸化シリコン膜９を堆積する。
次に、第２図（ｈ）に示すように、酸化シリコン膜９の
上にレジスト膜を塗布して表面を平坦化した後全面をエ
ッチバックして、ちょうど窒化シリコン膜８の最上面を
露出させた状態で表面を平坦化する。次に、ベース領域
のＰ型シリコン層１６の上の酸化シリコン膜９にコンタ
クトホール１０を形成した後、コタクトホール１０の酸
化シリコン膜９にホウ素をイオン注入して熱アニールに
より活性化する。次に、コレクタコンタクト領域１４の
上の酸化シリコン膜９を選択的にエツチングしてコレク
タコンタクト用のコンタクトホール１７を設け、集積回
路に適したバイポーラトランジスタを構成する。
上にレジスト膜を塗布して表面を平坦化した後全面をエ
ッチバックして、ちょうど窒化シリコン膜８の最上面を
露出させた状態で表面を平坦化する。次に、ベース領域
のＰ型シリコン層１６の上の酸化シリコン膜９にコンタ
クトホール１０を形成した後、コタクトホール１０の酸
化シリコン膜９にホウ素をイオン注入して熱アニールに
より活性化する。次に、コレクタコンタクト領域１４の
上の酸化シリコン膜９を選択的にエツチングしてコレク
タコンタクト用のコンタクトホール１７を設け、集積回
路に適したバイポーラトランジスタを構成する。
以上説明したように本発明は、コレクタ領域上に設けた
ベース領域に接続するベースコンタクト領域を、コレク
タ領域の周囲に設けた絶縁分離領域上に設けることによ
り、ベースコンタクト領域にコンタクト抵抗を低下させ
るための不純物を高濃度に導入しても接合容量を増加さ
せることがなく、ベース領域は急峻な不純物濃度分布を
有する浅い接合が制御よく形成でき、高速特性を備えた
バイポーラトランジスタを有する半導体装置を製造でき
るという効果を有する。
ベース領域に接続するベースコンタクト領域を、コレク
タ領域の周囲に設けた絶縁分離領域上に設けることによ
り、ベースコンタクト領域にコンタクト抵抗を低下させ
るための不純物を高濃度に導入しても接合容量を増加さ
せることがなく、ベース領域は急峻な不純物濃度分布を
有する浅い接合が制御よく形成でき、高速特性を備えた
バイポーラトランジスタを有する半導体装置を製造でき
るという効果を有する。
第１図（ａ） 〜（ｆ）及び第２図（ａ） 〜（ｈ）は
本発明の第１及び第２の実施例を説明するための工程順
に示した半導体チップの断面図である。 １・・・Ｎ＋型シリコン基板、２・・・Ｎ型エピタキシ
アル層、３・・・酸化シリコンｊ摸、４・・・Ｐ型エピ
タキシアル層、５・・・Ｐ型多結晶シリコン層、６・・
・酸化シリコン膜、７・・・Ｎ型多結晶シリコン層、８
・・・窒化シリコン膜、９・・・酸化シリコン膜、１０
・・・コンタクトホール、１１・・・Ｐ型シリコン基板
、１２・・・Ｎ＋型埋込層、１３・・・コレクタ領域、
１４・・・コレクタコンタクト領域、１５・・・窒化シ
リコン膜、１６・・・Ｐ型シリコン層、１７・・・コン
タクトホール。 で 図 ２Ｎ−丁＝°貯ソ７ル贋 ＡＰ型工こ°７〒シアル畳
本発明の第１及び第２の実施例を説明するための工程順
に示した半導体チップの断面図である。 １・・・Ｎ＋型シリコン基板、２・・・Ｎ型エピタキシ
アル層、３・・・酸化シリコンｊ摸、４・・・Ｐ型エピ
タキシアル層、５・・・Ｐ型多結晶シリコン層、６・・
・酸化シリコン膜、７・・・Ｎ型多結晶シリコン層、８
・・・窒化シリコン膜、９・・・酸化シリコン膜、１０
・・・コンタクトホール、１１・・・Ｐ型シリコン基板
、１２・・・Ｎ＋型埋込層、１３・・・コレクタ領域、
１４・・・コレクタコンタクト領域、１５・・・窒化シ
リコン膜、１６・・・Ｐ型シリコン層、１７・・・コン
タクトホール。 で 図 ２Ｎ−丁＝°貯ソ７ル贋 ＡＰ型工こ°７〒シアル畳
Claims (1)
- 半導体基板上に一導電型領域を設ける工程と、前記一導
電型領域に選択的に絶縁分離領域を設けてコレクタ領域
を区画する工程と、前記コレクタ領域を含む表面に逆導
電型の第１の半導体層を形成する工程と、前記第１の半
導体層を選択的に絶縁分離して前記コレクタ領域上のベ
ース領域及び前記ベース領域と接続するベースコンタク
ト領域を区画する工程と、前記ベース領域を含む表面に
一導電型の第２の半導体層及び絶縁膜を順次積層して設
けこれを選択的に順次エッチングして前記ベース領域の
上にエミッタ領域を設ける工程と、前記ベースコンタク
ト領域上の前記絶縁体分離領域を開口して前記ベースコ
ンタクト領域のコンタクトホールを形成する工程と、前
記コンタクトホールの前記ベースコンタクト領域に選択
的に逆導電型不純物を拡散する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147210A JPH022133A (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147210A JPH022133A (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022133A true JPH022133A (ja) | 1990-01-08 |
Family
ID=15425057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147210A Pending JPH022133A (ja) | 1988-06-14 | 1988-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022133A (ja) |
-
1988
- 1988-06-14 JP JP63147210A patent/JPH022133A/ja active Pending
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