JPH04128667A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04128667A JPH04128667A JP2250811A JP25081190A JPH04128667A JP H04128667 A JPH04128667 A JP H04128667A JP 2250811 A JP2250811 A JP 2250811A JP 25081190 A JP25081190 A JP 25081190A JP H04128667 A JPH04128667 A JP H04128667A
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- JP
- Japan
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- mos transistor
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- channel mos
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000872 buffer Substances 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にデジタル集積回路
の出力バッファを備えて構成される半導体集積回路に関
する。
の出力バッファを備えて構成される半導体集積回路に関
する。
従来、デジタル集積回路における出力バッファは、第３
図に示されるように、入力ライン１０５゜電源端子５７
．接地端子５８および出力端子５９に対応して、ハイレ
ベル供給側のＰチャネルＭＯＳトランジスタ１３と、ロ
ーレベル供給側のＮチャネルＭＯＳトランジスタ１４と
を備えて構成されており、入力ライン１０５より入力さ
れる論理信号は、出力バッファを形成するＰチャネルＭ
ＯＳトランジスタ１３ならびにＮチャネルＭＯＳ）−ラ
ンジスタ１４を介して、出力端子５９より出力される。
図に示されるように、入力ライン１０５゜電源端子５７
．接地端子５８および出力端子５９に対応して、ハイレ
ベル供給側のＰチャネルＭＯＳトランジスタ１３と、ロ
ーレベル供給側のＮチャネルＭＯＳトランジスタ１４と
を備えて構成されており、入力ライン１０５より入力さ
れる論理信号は、出力バッファを形成するＰチャネルＭ
ＯＳトランジスタ１３ならびにＮチャネルＭＯＳ）−ラ
ンジスタ１４を介して、出力端子５９より出力される。
上述した従来の半導体集積回路の出力バッフ７は、ファ
ンクション・テスト時において、複数の出力の同時動作
が生じた場合には、テスト時のフィクスチャー条件など
により、出力端子に多大な容量が付加されることに起因
して、ファンクション動作時の付加容量の充放電が電源
およびＧＮＤラインの変動を引起し、この電源およびＧ
ＮＤラインの変動が相対的な入力スレッシュホールド・
レベルの変動を招き、ファンクション誤動作を生じると
いう欠点がある。
ンクション・テスト時において、複数の出力の同時動作
が生じた場合には、テスト時のフィクスチャー条件など
により、出力端子に多大な容量が付加されることに起因
して、ファンクション動作時の付加容量の充放電が電源
およびＧＮＤラインの変動を引起し、この電源およびＧ
ＮＤラインの変動が相対的な入力スレッシュホールド・
レベルの変動を招き、ファンクション誤動作を生じると
いう欠点がある。
本発明の半導体集積回路は、ソースが電源側に接続され
、ドレインが出力端子に接続されるとともに、ゲートに
出力対象の論理信号が入力されるＰチャネルＭＯＳトラ
ンジスタと、ドレインが前記出力端子に接続され、ソー
スが接地電位に接続されるとともに、ゲートに前記論理
信号が入力されるＮチャネルＭＯＳ）ランジスタと、に
より形成される第１の出力回路と、ドレインが前記電源
側に接続され、ソースが前記出力端子に接続されるとと
もに、ゲートに前記論理信号が入力されるＮチャネルＭ
ＯＳ）ランジスタと、ソースが前記出力端子に接続され
、ドレインが接地電位に接続されるとともに、ゲートに
前記論理信号が入力されるＰチャネルＭＯＳ）ランジス
タと、により形成される第２の出力回路と、出力対象の
論理信号および所定の制御信号を入力し、前記制御信号
を介して前記第１および第２の出力回路の何れか一方の
出力回路を選択し、前記論理信号の出力を、選択された
当該出力回路に送出する論理ゲートと、を出力バッファ
として備えて構成される。
、ドレインが出力端子に接続されるとともに、ゲートに
出力対象の論理信号が入力されるＰチャネルＭＯＳトラ
ンジスタと、ドレインが前記出力端子に接続され、ソー
スが接地電位に接続されるとともに、ゲートに前記論理
信号が入力されるＮチャネルＭＯＳ）ランジスタと、に
より形成される第１の出力回路と、ドレインが前記電源
側に接続され、ソースが前記出力端子に接続されるとと
もに、ゲートに前記論理信号が入力されるＮチャネルＭ
ＯＳ）ランジスタと、ソースが前記出力端子に接続され
、ドレインが接地電位に接続されるとともに、ゲートに
前記論理信号が入力されるＰチャネルＭＯＳ）ランジス
タと、により形成される第２の出力回路と、出力対象の
論理信号および所定の制御信号を入力し、前記制御信号
を介して前記第１および第２の出力回路の何れか一方の
出力回路を選択し、前記論理信号の出力を、選択された
当該出力回路に送出する論理ゲートと、を出力バッファ
として備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の回路図である。第１図に示
されるように、本実施例は、入力ライン１０１ 、コン
トロール・ライン１０２ 、 を源端子５１．接地端子
５２および出力端子５３に対応して、論理ゲート１と、
ＮチャネルＭＯＳ）ランジスタ２および５と、Ｐチャネ
ルＭＯＳトランジスタ３および４と、を偏えて構成され
る。
は、本発明の第１の実施例の回路図である。第１図に示
されるように、本実施例は、入力ライン１０１ 、コン
トロール・ライン１０２ 、 を源端子５１．接地端子
５２および出力端子５３に対応して、論理ゲート１と、
ＮチャネルＭＯＳ）ランジスタ２および５と、Ｐチャネ
ルＭＯＳトランジスタ３および４と、を偏えて構成され
る。
第１図において、通常の動作状態においては、ハイレベ
ル供給側としてＰチャネルＭＯＳ）ランジスタ４が使用
され、ローレベル供給側としてＮチャネルＭＯＳ）ラン
ジスタ５が使用される。この出力バッファとして使用さ
れるＭＯＳトランジスタの選択は、コントロール・ライ
ン１０２から入力される制御信号を受けて、論理ゲート
１において行われる。
ル供給側としてＰチャネルＭＯＳ）ランジスタ４が使用
され、ローレベル供給側としてＮチャネルＭＯＳ）ラン
ジスタ５が使用される。この出力バッファとして使用さ
れるＭＯＳトランジスタの選択は、コントロール・ライ
ン１０２から入力される制御信号を受けて、論理ゲート
１において行われる。
このような論理ゲートｌによる出力バッファの選択作用
を介して、ファンクション−テスト時には、ハイレベル
側のＮチャネルＭＯＳトランジスタ２およびローレベル
側のＰチャネルＭＯＳトランジスタ３の各ＭＯＳトラン
ジスタのスレッシュホールド・レベルにより制限された
レベルの論理信号が、出力端子５３より出力され、通常
動作時における出力レベルに比較して、より小さな論理
振幅レベルの出力を得ることができる。従って、ファン
クション・テスト時における出力レベルが抑制されるこ
とにより、ファンクション誤動作が未然に防止される。
を介して、ファンクション−テスト時には、ハイレベル
側のＮチャネルＭＯＳトランジスタ２およびローレベル
側のＰチャネルＭＯＳトランジスタ３の各ＭＯＳトラン
ジスタのスレッシュホールド・レベルにより制限された
レベルの論理信号が、出力端子５３より出力され、通常
動作時における出力レベルに比較して、より小さな論理
振幅レベルの出力を得ることができる。従って、ファン
クション・テスト時における出力レベルが抑制されるこ
とにより、ファンクション誤動作が未然に防止される。
第２図は本発明の第２の実施例の回路図である。第２図
に示されるように、本実施例は、入力ライン１０３．コ
ントロール・ライン１０４．電源端子５４、接地端子５
５および出力端子５６に対応して、論理ゲート６と、Ｎ
チャネルＭＯＳ）ランジスタフ、８および１２と、Ｐチ
ャネルＭＯＳ）ランジスタ９，１０および１１と、を偏
えて構成される。
に示されるように、本実施例は、入力ライン１０３．コ
ントロール・ライン１０４．電源端子５４、接地端子５
５および出力端子５６に対応して、論理ゲート６と、Ｎ
チャネルＭＯＳ）ランジスタフ、８および１２と、Ｐチ
ャネルＭＯＳ）ランジスタ９，１０および１１と、を偏
えて構成される。
第２図により明らかなように、本実施例においては、ハ
イレベル供給側のＮチャネルＭＯＳトランジスタ７に対
して、ＮチャネルＭＯＳ）ランジスタ８が付加接続され
、また、ローレベル供給側のＰチャネルＭＯＳ）ランジ
スタ９に対しては、ＰチャネルＭＯＳトランジスタｌＯ
が付加接続されている。このように、ＮチャネルＭＯＳ
トランジスタ８およびＰチャネルＭＯＳトランジスタ１
ｏを付加することにより、出力端子５６から出力される
論理信号の出力レベルは、前記第１の実施例の場合より
も更に小さいレベルに抑制される。従って、ファンクシ
ョン・テスト時における誤動作の発生は更に抑制される
。
イレベル供給側のＮチャネルＭＯＳトランジスタ７に対
して、ＮチャネルＭＯＳ）ランジスタ８が付加接続され
、また、ローレベル供給側のＰチャネルＭＯＳ）ランジ
スタ９に対しては、ＰチャネルＭＯＳトランジスタｌＯ
が付加接続されている。このように、ＮチャネルＭＯＳ
トランジスタ８およびＰチャネルＭＯＳトランジスタ１
ｏを付加することにより、出力端子５６から出力される
論理信号の出力レベルは、前記第１の実施例の場合より
も更に小さいレベルに抑制される。従って、ファンクシ
ョン・テスト時における誤動作の発生は更に抑制される
。
以上説明したように、本発明は、通常の動作時の出力バ
ッファのハイレベル供給側のＰチャネルＭＯＳトランジ
スタおよびローレベル供給側のＮチャネルＭＯＳトラン
ジスタに対して、付加ＭＯＳトランジスタとして、それ
ぞれ並列にＮチャネルＭＯＳトランジスタおよびＰチャ
ネルＭＯＳトランジスタを接続し、ファンクション・テ
スト時においては、前記付加ＭＯＳトランジスタを選択
して出力バッファを形成することにより、通常動作時に
比較して、スレッシュホールド電圧に制限された小さい
出力レベルの論理信号を出力することが可能となり、こ
れにより付加容量の充放電に起因する電源および接地ラ
インの変動が抑制されて、ファンクション・テスト誤動
作を未然に防止することができるという効果がある。
ッファのハイレベル供給側のＰチャネルＭＯＳトランジ
スタおよびローレベル供給側のＮチャネルＭＯＳトラン
ジスタに対して、付加ＭＯＳトランジスタとして、それ
ぞれ並列にＮチャネルＭＯＳトランジスタおよびＰチャ
ネルＭＯＳトランジスタを接続し、ファンクション・テ
スト時においては、前記付加ＭＯＳトランジスタを選択
して出力バッファを形成することにより、通常動作時に
比較して、スレッシュホールド電圧に制限された小さい
出力レベルの論理信号を出力することが可能となり、こ
れにより付加容量の充放電に起因する電源および接地ラ
インの変動が抑制されて、ファンクション・テスト誤動
作を未然に防止することができるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は従来例の回路図である。 図において、１，６・・・・・・論理ゲート、２，５゜
７、８．１２．１４・・・・・・ＮチャネルＭＯＳ）−
ランジスタ、３．４．９．１０．１１．１４・・・・・
・ＮチャネルＭＯＳトランジスタ。
２の実施例の回路図、第３図は従来例の回路図である。 図において、１，６・・・・・・論理ゲート、２，５゜
７、８．１２．１４・・・・・・ＮチャネルＭＯＳ）−
ランジスタ、３．４．９．１０．１１．１４・・・・・
・ＮチャネルＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 ソースが電源側に接続され、ドレインが出力端子に接続
されるとともに、ゲートに出力対象の論理信号が入力さ
れるＰチャネルＭＯＳトランジスタと、ドレインが前記
出力端子に接続され、ソースが接地電位に接続されると
ともに、ゲートに前記論理信号が入力されるＮチャネル
ＭＯＳトランジスタと、により形成される第１の出力回
路と、ドレインが前記電源側に接続され、ソースが前記
出力端子に接続されるとともに、ゲートに前記論理信号
が入力されるＮチャネルＭＯＳトランジスタと、ソース
が前記出力端子に接続され、ドレインが接地電位に接続
されるとともに、ゲートに前記論理信号が入力されるＰ
チャネルＭＯＳトランジスタと、により形成される第２
の出力回路と、 出力対象の論理信号および所定の制御信号を入力し、前
記制御信号を介して前記第１および第２の出力回路の何
れか一方の出力回路を選択し、前記論理信号の出力を、
選択された当該出力回路に送出する論理ゲートと、 を出力バッファとして備えることを特徴とする半導体集
積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250811A JP3057739B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
| EP97106837A EP0802428A3 (en) | 1990-06-20 | 1991-06-19 | Method for setting read-out conditions and/or image processing conditions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250811A JP3057739B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04128667A true JPH04128667A (ja) | 1992-04-30 |
| JP3057739B2 JP3057739B2 (ja) | 2000-07-04 |
Family
ID=17213403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250811A Expired - Lifetime JP3057739B2 (ja) | 1990-06-20 | 1990-09-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057739B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08278347A (ja) * | 1995-04-07 | 1996-10-22 | Nec Corp | 半導体集積回路 |
-
1990
- 1990-09-20 JP JP2250811A patent/JP3057739B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08278347A (ja) * | 1995-04-07 | 1996-10-22 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3057739B2 (ja) | 2000-07-04 |
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