JPH03179814A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPH03179814A JPH03179814A JP1319204A JP31920489A JPH03179814A JP H03179814 A JPH03179814 A JP H03179814A JP 1319204 A JP1319204 A JP 1319204A JP 31920489 A JP31920489 A JP 31920489A JP H03179814 A JPH03179814 A JP H03179814A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- shift circuit
- channel mos
- level shift
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力信号のハイレベル電圧を他の電圧値に変換
する半導体集積回路に関し、特にラッチを用いたレベル
シフト回路に関する。
する半導体集積回路に関し、特にラッチを用いたレベル
シフト回路に関する。
第３図は従来のレベルシフト回路を示す回路図の一例で
ある。第３図において１は入力端子１．２は入力端子２
．３は第１０ＰチヤネルＭＯＳトランジスタ、４は第２
のＰチャネルＭＯＳトランジスタ、５は第１のＮチャネ
ルＭＯＳトランジスタ、６は第２のＮチャネルＭＯＳト
ランジスタであり、これらのＭＯＳ）ランジスタ３〜６
でラッチ部７を構成している。また８はインバータ２個
を直列に接続して構成されるバッファ部であり、９は内
部端子１％ １０は内部端子２．１１は出力端子である
。
ある。第３図において１は入力端子１．２は入力端子２
．３は第１０ＰチヤネルＭＯＳトランジスタ、４は第２
のＰチャネルＭＯＳトランジスタ、５は第１のＮチャネ
ルＭＯＳトランジスタ、６は第２のＮチャネルＭＯＳト
ランジスタであり、これらのＭＯＳ）ランジスタ３〜６
でラッチ部７を構成している。また８はインバータ２個
を直列に接続して構成されるバッファ部であり、９は内
部端子１％ １０は内部端子２．１１は出力端子である
。
次にこのように構成された回路の動作について説明する
。入力端子１のレベルが“Ｈ”で、かつ入力端子２０レ
ベルが“Ｊ、 Ｉ＋の時はトランジスタ４及び５がオン
するため１１の出力端子には＝０■が出力される。また
入力端子１のレベルが“Ｌ”で、入力端子２のレベルが
“Ｈ”の時はトランジスタ３及び６がオンするため１１
の出力端子には２Ｖ０が出力される。ところが入力端子
１と入力端子２０レベルが共に“Ｌ″′となると、内部
端子ｌ及び内部端子２０レベルはハイインピーダンス状
態となり、３〜６の各トランジスタはその内部に蓄えら
れた電荷により以前の状態を保とうとするが、１２の電
源端子からノイズが入ってくると多少の電位の変化によ
っても電荷が動き、ｌのラッチ部の状態が反転してしま
う可能性があり、誤動作の原因となる。
。入力端子１のレベルが“Ｈ”で、かつ入力端子２０レ
ベルが“Ｊ、 Ｉ＋の時はトランジスタ４及び５がオン
するため１１の出力端子には＝０■が出力される。また
入力端子１のレベルが“Ｌ”で、入力端子２のレベルが
“Ｈ”の時はトランジスタ３及び６がオンするため１１
の出力端子には２Ｖ０が出力される。ところが入力端子
１と入力端子２０レベルが共に“Ｌ″′となると、内部
端子ｌ及び内部端子２０レベルはハイインピーダンス状
態となり、３〜６の各トランジスタはその内部に蓄えら
れた電荷により以前の状態を保とうとするが、１２の電
源端子からノイズが入ってくると多少の電位の変化によ
っても電荷が動き、ｌのラッチ部の状態が反転してしま
う可能性があり、誤動作の原因となる。
また第３図のように構成された回路の場合、入力端子１
と入力端子２に互いに逆相の信号が入力されると出力端
子１１には入力端子２に入力された信号と同相の信号が
出力されるが、この出力信号の立ち上がり時間と立ち下
がり時間とはあまり大差はなく、一方が他方に対して特
に速くなるということはない。
と入力端子２に互いに逆相の信号が入力されると出力端
子１１には入力端子２に入力された信号と同相の信号が
出力されるが、この出力信号の立ち上がり時間と立ち下
がり時間とはあまり大差はなく、一方が他方に対して特
に速くなるということはない。
以上述べた様に、ラッチ回路を持つ従来のレベルシフト
回路は、入力信号の状態により９及び１０の内部端子が
ハイインピーダンス状態になることがあり、その時１２
の電源端子などからノイズが入ってくるとラッチ部の反
転が起こることが考えられ誤動作の原因となりかねない
。また従来のレベルシフト回路の出力信号の立ち上がり
時間及び立ち下がり時間については、どちらか一方が他
方に対して特に短くなるということはない。
回路は、入力信号の状態により９及び１０の内部端子が
ハイインピーダンス状態になることがあり、その時１２
の電源端子などからノイズが入ってくるとラッチ部の反
転が起こることが考えられ誤動作の原因となりかねない
。また従来のレベルシフト回路の出力信号の立ち上がり
時間及び立ち下がり時間については、どちらか一方が他
方に対して特に短くなるということはない。
この様な課題を解決するために、本発明のレベルシフト
回路では新たにＮチャネルＭＯＳトランジスタを追加す
ることによりラッチ部の出力レベルをハイレベル又はロ
ーレベルに決定させて誤動作を防止している。
回路では新たにＮチャネルＭＯＳトランジスタを追加す
ることによりラッチ部の出力レベルをハイレベル又はロ
ーレベルに決定させて誤動作を防止している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、このレベル
シフト回路と第２図に示す従来技術の回路と異なるのは
、１４のＮチャネルＭＯＳトランジスタ■が追加されて
いる点である。この１４のＮチャネルＭＯＳトランジス
タＡはドレインをラッチ部の出力端子である９の内部端
子１に接続し、ゲートをラッチ部の１０の内部端子２に
接続し、ソースを１３の接地端子に接続している。
シフト回路と第２図に示す従来技術の回路と異なるのは
、１４のＮチャネルＭＯＳトランジスタ■が追加されて
いる点である。この１４のＮチャネルＭＯＳトランジス
タＡはドレインをラッチ部の出力端子である９の内部端
子１に接続し、ゲートをラッチ部の１０の内部端子２に
接続し、ソースを１３の接地端子に接続している。
次に本実施例の回路動作について説明する。１の入力端
子１が“Ｈ”で２の入力端子２が“Ｌ”の状態の時は、
４と５のトランジスタがオンで、３と６のトランジスタ
がオフとなるから１１の出力端子は＝Ｏｖとなる。また
１の入力端子１が“Ｌ”で２の入力端子２が“Ｈ”の状
態の時は、４と５のトランジスタがオフで、３と６のト
ランジスタがオンとなるから１１の出力端子は：■。
子１が“Ｈ”で２の入力端子２が“Ｌ”の状態の時は、
４と５のトランジスタがオンで、３と６のトランジスタ
がオフとなるから１１の出力端子は＝Ｏｖとなる。また
１の入力端子１が“Ｌ”で２の入力端子２が“Ｈ”の状
態の時は、４と５のトランジスタがオフで、３と６のト
ランジスタがオンとなるから１１の出力端子は：■。
となる、ここで１の入力端子１と２の入力端子２が共に
“Ｌ″になると、９の内部端子１とｌＯの内部端子２は
ハイインピーダンス状態になろうとするが、それ以前に
１４のＮチャネルＭＯＳトランジスタのがオンしてしま
うため、９の内部端子１は＝０■となる。この状態であ
れば電源端子に乗る多少のノイズによってもラッチ部が
反転するということはない。よって以上述べたように本
発明により誤動作を防止することができる。
“Ｌ″になると、９の内部端子１とｌＯの内部端子２は
ハイインピーダンス状態になろうとするが、それ以前に
１４のＮチャネルＭＯＳトランジスタのがオンしてしま
うため、９の内部端子１は＝０■となる。この状態であ
れば電源端子に乗る多少のノイズによってもラッチ部が
反転するということはない。よって以上述べたように本
発明により誤動作を防止することができる。
また１の入゛力端子ｌと２の入力端子２に互いに逆相の
信号を入力する時の本発明の実施例の回路における出力
信号は、立ち下がり時間が立ち下がり時間に対して速く
なる。これは信号の立ち下がり時において６の第２のＮ
チャネルＭＯＳトランジスタがオフすると同時に１４の
ＮチャネルＭＯＳトランジスタのがオンするために放電
が速くなるためである。
信号を入力する時の本発明の実施例の回路における出力
信号は、立ち下がり時間が立ち下がり時間に対して速く
なる。これは信号の立ち下がり時において６の第２のＮ
チャネルＭＯＳトランジスタがオフすると同時に１４の
ＮチャネルＭＯＳトランジスタのがオンするために放電
が速くなるためである。
第２図は本発明の他の実施例の回路図である。
第２図のレベルシフト回路は本発明の一実施例の回路図
である第１図の回路に、更に１５ＯＮチャネルＭＯＳト
ランジスタ■を付加し、ドレインを９の内部端子１に接
続し、ソースを１３の接地端子に接続しゲートを１６の
電圧検出回路の出力端子に接続している。回路の動作は
一実施例と同様であるが、１５のＮチャネルＭＯＳトラ
ンジスタ■が接続されているため、電圧検出回路におい
て電源電圧があるレベルより低くなった時を検出するよ
うにしておけば、その時ラッチ部の出力信号は“Ｌ ＋
１に固定されるため電源電圧が低くなった時に懸念され
る誤動作を防止することができる。
である第１図の回路に、更に１５ＯＮチャネルＭＯＳト
ランジスタ■を付加し、ドレインを９の内部端子１に接
続し、ソースを１３の接地端子に接続しゲートを１６の
電圧検出回路の出力端子に接続している。回路の動作は
一実施例と同様であるが、１５のＮチャネルＭＯＳトラ
ンジスタ■が接続されているため、電圧検出回路におい
て電源電圧があるレベルより低くなった時を検出するよ
うにしておけば、その時ラッチ部の出力信号は“Ｌ ＋
１に固定されるため電源電圧が低くなった時に懸念され
る誤動作を防止することができる。
以上説明したように本発明は、ＮチャネルＭＯＳトラン
ジスタを追加し、そのドレインをラッチ部の出力端子に
接続し、ソースを接地端子に接続し、ゲートに印加され
る信号によりラッチ部の出力信号を“Ｌ″に落とすこと
により、電源端子に多少のノイズが乗ろうとも、レベル
シフト回路の出力信号は“Ｌ″になるため誤動作を防止
できる効果がある。
ジスタを追加し、そのドレインをラッチ部の出力端子に
接続し、ソースを接地端子に接続し、ゲートに印加され
る信号によりラッチ部の出力信号を“Ｌ″に落とすこと
により、電源端子に多少のノイズが乗ろうとも、レベル
シフト回路の出力信号は“Ｌ″になるため誤動作を防止
できる効果がある。
また本発明のレベルシフト回路の出力波形は、立ち下が
り時間を立ち上がり時間に対して短くできる効果がある
。
り時間を立ち上がり時間に対して短くできる効果がある
。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来の技術を示す回路図
である。 ｌ・・・・・・入力端子１．２・・・・・・入力端子２
．３・・・・・・第１ＰチヤネルＭＯＳトランジスタ、
４・・・・・・第２ＰチヤネルＭＯ８Ｉ−ランジスタ、
５・・・・・・第１ＮチャネルＭＯＳトランジスタ、６
・・・・・・第２ＮチャネルＭＯＳトランジスタ、７・
・・・・・ラッチ部、８・・・・・バッファ部、９・・
・・・・内部端子１．１０・・・・・・内部端子２．１
１・・・・・・出力端子、１２・・・・・・電源端子、
１３・・・・・・接地端子、１４・・・・・・Ｎチャネ
ルＭＯＳトランジスタ■、１５・・・・・・Ｎチャネル
ＭＯＳトランジスタ■、１６・・・・・・電圧検出回路
。
他の実施例の回路図、第３図は従来の技術を示す回路図
である。 ｌ・・・・・・入力端子１．２・・・・・・入力端子２
．３・・・・・・第１ＰチヤネルＭＯＳトランジスタ、
４・・・・・・第２ＰチヤネルＭＯ８Ｉ−ランジスタ、
５・・・・・・第１ＮチャネルＭＯＳトランジスタ、６
・・・・・・第２ＮチャネルＭＯＳトランジスタ、７・
・・・・・ラッチ部、８・・・・・バッファ部、９・・
・・・・内部端子１．１０・・・・・・内部端子２．１
１・・・・・・出力端子、１２・・・・・・電源端子、
１３・・・・・・接地端子、１４・・・・・・Ｎチャネ
ルＭＯＳトランジスタ■、１５・・・・・・Ｎチャネル
ＭＯＳトランジスタ■、１６・・・・・・電圧検出回路
。
Claims (3)
- （１）ラッチ部とバッファ部とを有するレベルシフト回
路において、前記ラッチ部は第１のＰチャネルＭＯＳト
ランジスタのドレインを内部端子１とし、ゲートを内部
端子２とするとソースは電源端子に接続され、第２のＰ
チャネルＭＯＳトランジスタのドレインが前記内部端子
２に接続され、ゲートが前記内部端子１に接続され、ソ
ースは前記電源端子に接続され、第１のＮチャネルＭＯ
Ｓトランジスタのドレインが前記内部端子１に接続され
、ゲートを入力端子１とし、ソースは接地端子に接続さ
れ、第２のＮチャネルＭＯＳトランジスタのドレインが
前記内部端子２に接続されゲートを入力端子２とし、ソ
ースを前記接地端子に接続されていることを特徴とする
レベルシフト回路。 - （２）請求項１記載のレベルシフト回路において、更に
ＮチャネルＭＯＳトランジスタを１個追加し、そのドレ
インを前記内部端子１に接続し、ゲートを前記内部端子
２に接続し、ソースを接地端子に接続することを特徴と
するレベルシフト回路。 - （３）請求項２記載のレベルシフト回路に更にＮチャネ
ルＭＯＳトランジスタを１個追加し、そのドレインを前
記内部端子１に接続し、ゲートを外部入力端子としソー
スを接地端子に接続することを特徴とする請求項１記載
のレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319204A JPH03179814A (ja) | 1989-12-07 | 1989-12-07 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319204A JPH03179814A (ja) | 1989-12-07 | 1989-12-07 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03179814A true JPH03179814A (ja) | 1991-08-05 |
Family
ID=18107574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319204A Pending JPH03179814A (ja) | 1989-12-07 | 1989-12-07 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03179814A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04150222A (ja) * | 1990-10-09 | 1992-05-22 | Nec Ic Microcomput Syst Ltd | レベルシフト回路 |
| US5587676A (en) * | 1993-10-01 | 1996-12-24 | S Gs - Microelectronics Limited | Driver circuit |
| US5748024A (en) * | 1995-02-22 | 1998-05-05 | Fujitsu Limited | Level convertor |
| EP0999644A1 (en) * | 1998-10-28 | 2000-05-10 | STMicroelectronics S.r.l. | Level shifter electronic device having a very low consumption |
-
1989
- 1989-12-07 JP JP1319204A patent/JPH03179814A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04150222A (ja) * | 1990-10-09 | 1992-05-22 | Nec Ic Microcomput Syst Ltd | レベルシフト回路 |
| US5587676A (en) * | 1993-10-01 | 1996-12-24 | S Gs - Microelectronics Limited | Driver circuit |
| US5748024A (en) * | 1995-02-22 | 1998-05-05 | Fujitsu Limited | Level convertor |
| EP0999644A1 (en) * | 1998-10-28 | 2000-05-10 | STMicroelectronics S.r.l. | Level shifter electronic device having a very low consumption |
| US6285233B1 (en) | 1998-10-28 | 2001-09-04 | Stmicroelectronics S.R.L. | Low consumption electronic level shifter device |
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