JPH04129095A - 半導体記憶装置の消去方法 - Google Patents
半導体記憶装置の消去方法Info
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- JPH04129095A JPH04129095A JP2247048A JP24704890A JPH04129095A JP H04129095 A JPH04129095 A JP H04129095A JP 2247048 A JP2247048 A JP 2247048A JP 24704890 A JP24704890 A JP 24704890A JP H04129095 A JPH04129095 A JP H04129095A
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- Japan
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- semiconductor memory
- memory device
- source
- erasing
- threshold voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置の消去方法の改良に関し、半導体記憶装
置の消去特性のばらつきを少なくする半導体記憶装置の
消去方法を提供することを目的とし、 ｎチャネルエンハンスメント型電界効果トランジスタの
制御ゲートとチャネル領域との間に浮遊ゲートが介在し
てなる不揮発性記憶素子を有する半導体記憶装置に書き
込まれている情報を電気的に消去する半導体記憶装置の
消去方法において、前記の半導体記憶装置の基板を基準
電位として、ソースとトレインとの少なくとも一方に、
前記の浮遊ゲートに舞積されている電子を、トンネル絶
縁膜を貫通して流れるトンネル電流として、前記のチャ
ネル領域に移動させるに十分な正電位を印加し、前記の
制御ゲートに前記の書き込みのなされる以前の前記の不
揮発性記憶素子のしきい値電圧より僅かに高い正電圧を
印加するように構成する。
置の消去特性のばらつきを少なくする半導体記憶装置の
消去方法を提供することを目的とし、 ｎチャネルエンハンスメント型電界効果トランジスタの
制御ゲートとチャネル領域との間に浮遊ゲートが介在し
てなる不揮発性記憶素子を有する半導体記憶装置に書き
込まれている情報を電気的に消去する半導体記憶装置の
消去方法において、前記の半導体記憶装置の基板を基準
電位として、ソースとトレインとの少なくとも一方に、
前記の浮遊ゲートに舞積されている電子を、トンネル絶
縁膜を貫通して流れるトンネル電流として、前記のチャ
ネル領域に移動させるに十分な正電位を印加し、前記の
制御ゲートに前記の書き込みのなされる以前の前記の不
揮発性記憶素子のしきい値電圧より僅かに高い正電圧を
印加するように構成する。
〔産業上の利用分野１
本発明は、半導体記憶装置の消去方法の改良、詳しくは
、浮遊ゲートを有する電界効果トランジスタの浮遊ゲー
トに電子を注入してしきい値電圧を変化させることによ
って、デジタル情報を２進法で記憶する不揮発性記憶素
子において、浮遊ゲートに注入されている電子を除去す
ることによって記憶されている情報を消去する際の消去
特性のばらつきを少なくする改良に関する。
、浮遊ゲートを有する電界効果トランジスタの浮遊ゲー
トに電子を注入してしきい値電圧を変化させることによ
って、デジタル情報を２進法で記憶する不揮発性記憶素
子において、浮遊ゲートに注入されている電子を除去す
ることによって記憶されている情報を消去する際の消去
特性のばらつきを少なくする改良に関する。
第４図に半導体記憶装置を構成する不揮発性記憶素子の
断面図を示す、１は基板であり、２はソースであり、３
はトレインであり、４は制御ゲートであり、５は浮遊ゲ
ートであり、６はゲート層間絶縁膜であり、７はトンネ
ル絶縁膜である。
断面図を示す、１は基板であり、２はソースであり、３
はトレインであり、４は制御ゲートであり、５は浮遊ゲ
ートであり、６はゲート層間絶縁膜であり、７はトンネ
ル絶縁膜である。
情報を書き込む場合には、トレイン３の電位をフローテ
ィングにし、ソース２を基準電位として制御ゲート４に
２０Ｖ程度の正電位を印加するか、または、ソース２を
基準電位としてトレイン３と制御ゲート４とにそれぞれ
８ｖ程度と２０Ｖ程度の正電位を印加することによって
、電子をトンネル絶縁膜７を貫通して流れるトンネル電
流として浮遊ゲート５に注入する。印加電圧を除去して
も、浮遊ゲート５に注入された電子はそのま一長時間蓄
積され、半永久的に情報が記憶される。
ィングにし、ソース２を基準電位として制御ゲート４に
２０Ｖ程度の正電位を印加するか、または、ソース２を
基準電位としてトレイン３と制御ゲート４とにそれぞれ
８ｖ程度と２０Ｖ程度の正電位を印加することによって
、電子をトンネル絶縁膜７を貫通して流れるトンネル電
流として浮遊ゲート５に注入する。印加電圧を除去して
も、浮遊ゲート５に注入された電子はそのま一長時間蓄
積され、半永久的に情報が記憶される。
書き込まれている情報を消去するには、浮遊ゲート５に
蓄積されている電子を除去しなければならないが、この
電子を除去する方法としては、トレイン３の電位をフロ
ーティングにし、制御ゲート４を基準電位としてソース
２に１２Ｖ程度の正電位を印加して、浮遊ゲート５に蓄
積されている電子を、トンネル絶縁膜７を貫通して流れ
るトンネル電流として、ソース２に流出させる方法が使
用されている。
蓄積されている電子を除去しなければならないが、この
電子を除去する方法としては、トレイン３の電位をフロ
ーティングにし、制御ゲート４を基準電位としてソース
２に１２Ｖ程度の正電位を印加して、浮遊ゲート５に蓄
積されている電子を、トンネル絶縁膜７を貫通して流れ
るトンネル電流として、ソース２に流出させる方法が使
用されている。
半導体記憶装置をなす不揮発性記憶素子に書き込まれて
いる情報を前記の方法を使用して消去する際の消去時間
ｔ、ｗとしきい値電圧ＶＴＨの変化との関係を第３図に
示す０図において、Ｖ ＴＭＩ は書き込みがなされる
以前のしきい値電圧であり、ＶｔＷ友は書き込み後のし
きい値電圧である０図に示すように、書き込まれた状態
のしきい値電圧Ｖ ？ｌｌｌが消去状態、すなわち、書
き込みがなされる以前のしきい値電圧Ｖ、、、に近づく
にしたがって急激に低下する特性を有するため、消去時
間の僅かな変動によって消去時のしきい値電圧が大きく
変動するという欠点がある。さらにまた、消去時間が長
過ぎるとしきい値電圧が負になり、記憶素子がディプリ
ーシコン型になるという欠点がある。
いる情報を前記の方法を使用して消去する際の消去時間
ｔ、ｗとしきい値電圧ＶＴＨの変化との関係を第３図に
示す０図において、Ｖ ＴＭＩ は書き込みがなされる
以前のしきい値電圧であり、ＶｔＷ友は書き込み後のし
きい値電圧である０図に示すように、書き込まれた状態
のしきい値電圧Ｖ ？ｌｌｌが消去状態、すなわち、書
き込みがなされる以前のしきい値電圧Ｖ、、、に近づく
にしたがって急激に低下する特性を有するため、消去時
間の僅かな変動によって消去時のしきい値電圧が大きく
変動するという欠点がある。さらにまた、消去時間が長
過ぎるとしきい値電圧が負になり、記憶素子がディプリ
ーシコン型になるという欠点がある。
本発明の目的は、これらの欠点を解消することにあり、
半導体記憶装置の消去特性のばらつきを少なくする半導
体記憶装置の消去方法を提供することにある。
半導体記憶装置の消去特性のばらつきを少なくする半導
体記憶装置の消去方法を提供することにある。
上記の目的は、ｎチャネルエンハンスメント型電界効果
トランジスタの制御ゲート（４）とチャネル領域（８）
との間に浮遊ゲート（５）が介在してなる不揮発性記憶
素子を有する半導体記憶装置に書き込まれている情報を
電気的に消去する半導体記憶装置の消去方法において、
前記の半導体記憶装置の基板（１）を基準電位として、
ソース（２）とトレイン（３）との少なくとも一方に、
前記の浮遊ゲート（５）に蓄積されている電子を、トン
ネル絶縁膜（７）を貫通して流れるトンネル電流として
、前記のチャネル領域（８）に移動させるに十分な正電
圧を印加し、また、前記の制御ゲー十（４）に前記の書
き込みのなされる以前の前記の不揮発性記憶素子のしき
い値電圧（Ｖｔ、Ｉ＋）より僅かに高い正電圧を印加す
る半導体記憶装置の消去方法によって達成される。
トランジスタの制御ゲート（４）とチャネル領域（８）
との間に浮遊ゲート（５）が介在してなる不揮発性記憶
素子を有する半導体記憶装置に書き込まれている情報を
電気的に消去する半導体記憶装置の消去方法において、
前記の半導体記憶装置の基板（１）を基準電位として、
ソース（２）とトレイン（３）との少なくとも一方に、
前記の浮遊ゲート（５）に蓄積されている電子を、トン
ネル絶縁膜（７）を貫通して流れるトンネル電流として
、前記のチャネル領域（８）に移動させるに十分な正電
圧を印加し、また、前記の制御ゲー十（４）に前記の書
き込みのなされる以前の前記の不揮発性記憶素子のしき
い値電圧（Ｖｔ、Ｉ＋）より僅かに高い正電圧を印加す
る半導体記憶装置の消去方法によって達成される。
書き込まれている情報を消去するために不揮発性記憶素
子のソース２またはトレイン３に高電圧を印加すると、
ソース２またはトレイン３の浮遊ゲート５に対“向する
領域′と浮遊ゲート５との間に電界が集中し、この領域
のトンネル絶縁＃７にか−る電界強度が高くなるため、
浮遊ゲート５に蓄積されている電子はトンネル絶縁膜７
を貫通してトンネル電流として急速にソース２またはト
レイン３に流れ、しきい値電圧は第１図の点Ａと点Ｂと
を結ぶ曲線のように、時間とともに急速に低下する。と
ころが、制御ゲート４に、書き込みがなされる以前の不
揮発性記憶素子のしきい値電圧Ｖ ＴＭＩより僅かに高
い正の電圧が印加されていると、しきい値電圧が低下す
る過程においてソース２とトレイン３との間のチャネル
領域が導通状態となるため、トンネル絶縁１１！７にか
＼る電界は、はり全面に分布するようになり、局部的に
電界が集中することがなくなって、トンネル絶縁膜７に
か−る電界強度が低くなるので、浮遊ゲート５に蓄積さ
れている電子がトンネル絶縁膜７を貫通して流れるトン
ネル電流が減少し、記憶素子のしきい値電圧は第１図の
点Ｂと点Ｃとを結ぶ曲線のように緩やかに低下する。し
たがって、このしきい値電圧の低下が緩やかな領域に対
応する消去時間をもって消去すれば、消去時間が多少変
動しても消去後のしきい値電圧のばらつきを少なくする
ことができる。
子のソース２またはトレイン３に高電圧を印加すると、
ソース２またはトレイン３の浮遊ゲート５に対“向する
領域′と浮遊ゲート５との間に電界が集中し、この領域
のトンネル絶縁＃７にか−る電界強度が高くなるため、
浮遊ゲート５に蓄積されている電子はトンネル絶縁膜７
を貫通してトンネル電流として急速にソース２またはト
レイン３に流れ、しきい値電圧は第１図の点Ａと点Ｂと
を結ぶ曲線のように、時間とともに急速に低下する。と
ころが、制御ゲート４に、書き込みがなされる以前の不
揮発性記憶素子のしきい値電圧Ｖ ＴＭＩより僅かに高
い正の電圧が印加されていると、しきい値電圧が低下す
る過程においてソース２とトレイン３との間のチャネル
領域が導通状態となるため、トンネル絶縁１１！７にか
＼る電界は、はり全面に分布するようになり、局部的に
電界が集中することがなくなって、トンネル絶縁膜７に
か−る電界強度が低くなるので、浮遊ゲート５に蓄積さ
れている電子がトンネル絶縁膜７を貫通して流れるトン
ネル電流が減少し、記憶素子のしきい値電圧は第１図の
点Ｂと点Ｃとを結ぶ曲線のように緩やかに低下する。し
たがって、このしきい値電圧の低下が緩やかな領域に対
応する消去時間をもって消去すれば、消去時間が多少変
動しても消去後のしきい値電圧のばらつきを少なくする
ことができる。
以下、図面を参照しつ一１本発明の一実施例に係る半導
体記憶装置の消去方法について説明する。
体記憶装置の消去方法について説明する。
第２図参照
第２図は半導体記憶装置をなす不揮発性記憶素子の断面
図である。具体的構造の１例を示すと、ｌはｐ型シリコ
ン基板であり、７は約１００人工のトンネル絶縁膜であ
り、５は約２．０００人厚０多結晶シリコンよりなる浮
遊ゲートであり、６は約３００大要のゲート層間絶縁膜
であり、４は約３．０００人厚０多結晶シリコンよりな
る制御ゲートである。２はソースであり、３はトレイン
であり、いずれもゲート４・５をマスクとして、ヒ素イ
オンを注入エネルギー７０ＫｅＶ、ドーズ量４Ｘ １０
１ｓｃｓ−”をもってイオン注入して形成されている。
図である。具体的構造の１例を示すと、ｌはｐ型シリコ
ン基板であり、７は約１００人工のトンネル絶縁膜であ
り、５は約２．０００人厚０多結晶シリコンよりなる浮
遊ゲートであり、６は約３００大要のゲート層間絶縁膜
であり、４は約３．０００人厚０多結晶シリコンよりな
る制御ゲートである。２はソースであり、３はトレイン
であり、いずれもゲート４・５をマスクとして、ヒ素イ
オンを注入エネルギー７０ＫｅＶ、ドーズ量４Ｘ １０
１ｓｃｓ−”をもってイオン注入して形成されている。
８はチャネル領域である。
書き込まれた状態、すなわち、浮遊ゲート５に電子が蓄
積されている状態にある半導体記憶装置を消去する方法
について以下に説−明する。
積されている状態にある半導体記憶装置を消去する方法
について以下に説−明する。
基板１を基準電位とし、トレイン３をフローティングに
して、制御ゲート４とソース２とにそれぞれ２■と１２
Ｖの正電位を１００ミリ秒間印加する。この結果、不揮
発性記憶素子のしきい値電圧は書き込み前の値に復帰し
、しかも、各記憶素子間のしきい値電圧のばらつきは実
用上差し支えない程度に小さくなった。
して、制御ゲート４とソース２とにそれぞれ２■と１２
Ｖの正電位を１００ミリ秒間印加する。この結果、不揮
発性記憶素子のしきい値電圧は書き込み前の値に復帰し
、しかも、各記憶素子間のしきい値電圧のばらつきは実
用上差し支えない程度に小さくなった。
なお、ソース２をフローティングにして、制御ゲート４
とトレイン３とにそれぞれ２ｖと１２Ｖの正電位を１０
０ミリ秒間印加してもよいことは云うまでもない。
とトレイン３とにそれぞれ２ｖと１２Ｖの正電位を１０
０ミリ秒間印加してもよいことは云うまでもない。
ソース２またはトレイン３に印加される電圧は、浮遊ゲ
ート５に蓄積されている電子を、トンネル絶縁Ｍ７を貫
通して流れるトンネル電流としてチャネル領域８に移動
させるのに十分な電圧であればよく、また、制御ゲート
４に印加される電圧は、書き込みのなされる以前の不揮
発性記憶素子のしきい値電圧ＶｔＷ＋より僅かに高く選
定されることが好適である。
ート５に蓄積されている電子を、トンネル絶縁Ｍ７を貫
通して流れるトンネル電流としてチャネル領域８に移動
させるのに十分な電圧であればよく、また、制御ゲート
４に印加される電圧は、書き込みのなされる以前の不揮
発性記憶素子のしきい値電圧ＶｔＷ＋より僅かに高く選
定されることが好適である。
以上説明せるとおり、本発明に係る半導体記憶装置の消
去方法においては、半導体記憶装置をなす不揮発性記憶
素子のソースまたはトレインに高電圧を印加すると同時
に制御ゲートに正の電圧を印加することによって、消去
時間に対するしきい値電圧の降下勾配を緩くすることが
できるので、消去時間が多少変動しても消去後のしきい
値電圧の変動幅を少なく抑えることができ、各記憶素子
間の消去特性のばらつきを少なくして半導体記憶装置の
特性劣化を防止することが可能になる。
去方法においては、半導体記憶装置をなす不揮発性記憶
素子のソースまたはトレインに高電圧を印加すると同時
に制御ゲートに正の電圧を印加することによって、消去
時間に対するしきい値電圧の降下勾配を緩くすることが
できるので、消去時間が多少変動しても消去後のしきい
値電圧の変動幅を少なく抑えることができ、各記憶素子
間の消去特性のばらつきを少なくして半導体記憶装置の
特性劣化を防止することが可能になる。
第１図は、本発明に係る半導体記憶装置の消去方法を使
用した場合の消去時間としきい値電圧との関係を示すグ
ラフである。 第２図は、本発明に係る半導体記憶装置の消去方法にお
いて不揮発性記憶素子に印加される電圧を示す図である
。 第３図は、従来技術に係る半導体記憶装置の消去方法を
使用した場合の消去時間としきい値電圧との関係を示す
グラフである。 第４図は、不揮発性記憶素子の断面図である。 半導体基板、 ソース、 トレイン、 制御ゲート、 浮遊ゲート、 ゲート層間絶縁膜、 トンネル絶縁膜、 チャネル領域。
用した場合の消去時間としきい値電圧との関係を示すグ
ラフである。 第２図は、本発明に係る半導体記憶装置の消去方法にお
いて不揮発性記憶素子に印加される電圧を示す図である
。 第３図は、従来技術に係る半導体記憶装置の消去方法を
使用した場合の消去時間としきい値電圧との関係を示す
グラフである。 第４図は、不揮発性記憶素子の断面図である。 半導体基板、 ソース、 トレイン、 制御ゲート、 浮遊ゲート、 ゲート層間絶縁膜、 トンネル絶縁膜、 チャネル領域。
Claims (1)
- 【特許請求の範囲】 ［１］ｎチャネルエンハンスメント型電界効果トランジ
スタの制御ゲート（４）とチャネル領域（ａ）との間に
浮遊ゲート（５）が介在してなる不揮発性記憶素子を有
する半導体記憶装置に書き込まれている情報を電気的に
消去する半導体記憶装置の消去方法において、 前記半導体記憶装置の基板（１）を基準電位として、ソ
ース（２）とトレイン（３）との少なくとも一方に、前
記浮遊ゲート（５）に蓄積されている電子を、トンネル
絶縁膜（７）を貫通して流れるトンネル電流として、前
記チャネル領域（８）に移動させるに十分な正電位を印
加し、前記制御ゲート（４）に前記書き込みのなされる
以前の前記不揮発性記憶素子のしきい値電圧（Ｖ＿Ｔ＿
Ｍ＿１）より僅かに高い正電圧を印加する ことを特徴とする半導体記憶装置の消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247048A JPH04129095A (ja) | 1990-09-19 | 1990-09-19 | 半導体記憶装置の消去方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247048A JPH04129095A (ja) | 1990-09-19 | 1990-09-19 | 半導体記憶装置の消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129095A true JPH04129095A (ja) | 1992-04-30 |
Family
ID=17157641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2247048A Pending JPH04129095A (ja) | 1990-09-19 | 1990-09-19 | 半導体記憶装置の消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845286A (ja) * | 1994-07-29 | 1996-02-16 | Nec Kyushu Ltd | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
-
1990
- 1990-09-19 JP JP2247048A patent/JPH04129095A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845286A (ja) * | 1994-07-29 | 1996-02-16 | Nec Kyushu Ltd | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
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