JPH04129221A - 電解エッチングされる半導体基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、エツチング液内で選択的にエツチングされる
半導体基板に関する。

Ｂ、従来の技術 第１３図は電解エツチング装置の従来例を示したもので
ある（Ｊｏｕｒｎａｌ　ｏｆ　ｔｈｅ　Ｅｌｅｃｔｒｏ
ｃｈｅｍｉｃａｌＳｏｃ、、　Ｍａｙ、　１９８１３．
　ｐ、１１８０〜参照）。電解槽１に満たされたエツチ
ング液２には、シリコン基板のような半導体基板３と対
向電極４が浸漬され、それぞれ外部に設けられた電源５
に接続されている。電源５は、半導体基板３の電位が所
定の値となるように、対向電極４と半導体基板３との間
に印加する直流電圧を制御する。これにより、エツチン
グ液２と半導体基板３との電気化学反応により半導体基
板３に電解エツチングが施される。このとき、エツチン
グ液２には、酸としてはフッ化水素酸、アルカリとして
はヒドラジンや水酸化カリウム溶液等が用いられる。

次に、電解エツチングされる半導体基板３について説明
する。

第１４図（ａ）に示すように、Ｐ型基板６上にＮ型エピ
タキシャル成長層７が形成され、このＮ型エピタキシャ
ル成長層７上の全面に金属電極８が形成されている。金
属電極８は外部リード線１０を介して電源５に接続され
、半導体基板３には金属電極８を介して直流電圧が印加
される。一方、第１４図（ｂ）に示す例では、Ｎ型エピ
タキシャル成長層７上に局部的に絶縁物層９が形成され
るとともに、この上に金属電極８が形成され、この金属
電極８がＮ型エピタキシャル成長層７に局部的に接触さ
れている。

Ｃ９発明が解決しようとする課題 しかしながら、従来の電解エツチングされる半導体基板
３においては、基板３の周辺部における電気力線の分布
の不均一さやエツチング液２の流動分布、温度分布の不
均一さに起因して、基板３内の電流分布や電位分布が異
なることがあり、特に、半導体基板３の外径が大きくな
るにつれてこの傾向は顕著である。この電流分布や電位
分布の非均一性はエツチングの非均一性を招き、エツチ
ング自体の精度や安定性を低下させて歩留まりの低下を
招く。

そこで、このような問題点を解決するために次のような
装置が提案されている。

第１５図（ａ）に示す例では、半導体基板３の周辺部に
おける電気力線の集中を緩和する目的で。

この半導体基板３の周辺部を取り囲むようにして筒状の
遮蔽物１１が設けられている。一方、第１５図（ｂ）に
示す例では、半導体基板３の面内における電気力線の均
一化を図る目的で、この半導体基板３の周辺部にリング
状の補助平板電極１２が設けられている。

しかしながら、このような手段によっても、エツチング
液２の流動分布や温度分布によって生ずる電位分布の不
均一性、エツチング液２の速度分布を解決することはで
きず、結果としてエツチングの不均一性を解決するには
至っていない。

本発明の目的は、半導体基板の口径に関わらず均一かつ
高精度にエツチングされる半導体基板を提供することに
ある。

００課題を解決するための手段 本発明は、エツチング液に浸漬した状態で電圧が印加さ
れると所定領域が電解エツチングされ、電解エツチング
後に複数のチップに分割される半導体巣板に適用される
。

そして上述の問題は、上記チップに印加される電気エネ
ルギを制御する回路を基板中に形成して解決される。

８０作用 基板内に形成された電気エネルギ制御回路により基板に
印加される電流や電圧が制御される。基板の各領域ごと
のエツチング条件に合わせて印加電気エネルギをそれぞ
れ最適に制御すれば、基板の全領域で安定したエツチン
グが可能となり、歩留りが向上する。すなわち、各チッ
プのエツチングが均一にできる。

Ｆ、実施例 一部１の実施例− 以下、第１図〜第７図を参照して本発明の第１の実施例
について説明する。

第１図は半導体基板の構成を示す断面図であり、前述の
従来例と同様の構成要素については同一の符号を付し、
その説明を簡略化する。

第１図において、半導体基板３はＰ型半導体基板６を有
し、このＰ型半導体基板６上にはＮ型エピタキシャル成
長層７が全面に形成され、このＮ型エピタキシャル成長
層７の一部には、エピタキシャル成長層７を貫くように
Ｐ型拡散層１３が形成されている。このＰ型拡散層１３
と、これと接するＰ型半導体基板６の部分が電解エツチ
ングされる領域である。また、Ｎ型エピタキシャル成長
層７内の他の部分には、同様にＰ型拡散層１４が形成さ
れている。

Ｎ型エピタキシャル成長層７上には酸化シリコン（Ｓ　
ｉ　Ｏ，）層１５が全面に形成された後、フォトエツチ
ングによりパターニングされ、Ｐ型拡散層１３，１４お
よびＮ型エピタキシャル成長層７の一部が露出される。

ついで、これらの上にポリシリコン層１６が形成される
。このポリシリコン層１６は、Ｐ型拡散層１４、エピタ
キシャル成長層７およびＰ型拡散層１３間をそれぞれ連
結するように形成されてそれ以外の部分はパターニング
により取り除かれる。特に、このポリシリコン層１６に
は、Ｐ型拡散層１３．１４間の抵抗値が所定値となるよ
うに、イオン注入法等により不純物がドープされる。

さらに、これらの上にＰＳＧ層１７が形成され、パター
ニングにより形成されたコンタクトホール１５′を介し
てＮ型エピタキシャル成長層７の一部が露出された後、
全面に金属電極８が形成される。この金属電極８は、Ｔ
ａやｐｔ等エツチング液２に対して耐腐食性を有する金
属であればよく、何等限定されない。また、必要に応じ
て、金属電極８の表面にシリコン樹脂等の保護膜１８を
設けてもよい。

第１図に示した構成の半導体基板３の等価回路を第２図
に示す。Ｐ型拡散層１４およびＮ型エピタキシャル成長
層７により接合型ＦＥＴ　（Ｊ−ＦＥＴ）１９が構成さ
れ、Ｐ型拡散層１４はＦＥＴ１９のゲート、Ｎ型エピタ
キシャル成長層７はＦＥＴ１９のチャネルに相当する。

このＦＥＴ１９にはポリシリコン層１６からなる抵抗２
０が接続され、この抵抗２０によりＦＥＴ１９に流れる
電流が制限される。つまり、被エツチング部分に流れる
電流を一定値に制御する定電流回路ＥＮＣ（第１図：電
気エネルギ制御回路）が形成されている。また、ＦＥＴ
１９のチャネルに接続する端子２１．２２は、それぞれ
金属電極８およびＰ型半導体基板６に接続されている。

次に、本実施例の動作について説明する。

第１図に示した構成の半導体基板３は、その金属電極８
が外部電源５（第１３図）に接続された状態でエツチン
グ液２内に浸漬され、この外部電源５により直流電圧を
印加して電解エツチングが行われる。

第３図は、第２図に示す等価回路のＩ−Ｖ特性の一例を
示す図である。端子２１と端子２２、すなわち金属電極
８とＰ型半導体基板６との間に印加される電圧がＦＥＴ
１９のピンチオフ電圧Ｖｐ以上で、かつブレークダウン
電圧ｖｂ未満となるように外部から電圧を印加すると、
電流はピンチオフ電流Ｉｐに維持される。またこのとき
、金属電極８とＰ型半導体基板６との間の電位差も一定
値となる。従って、半導体基板３の各チップ毎、または
複数のチップ毎に第１図に示すような構成の回路を形成
することにより、チップ単位にあるいは複数のチップ毎
に定電流、定電位を実現することができ、均一かつ高精
度な電解エツチングが行え、結果として歩留まりの良い
半導体装置の製造が可能になる。

次に、以上説明した半導体基板を各チップに分割して複
数の加速度センサを作成する場合について説明する。

第４図は加速度センサの表面パターンを示す図である。

この加速度センサは、両持梁４１により中央部に支持さ
れた錘４２が加速度が加わることによって変位し、梁４
１がたわむ時に生ずる歪をピエゾ抵抗４３の電気的な抵
抗変化として検出するものである。なお、第４図におい
て、４４は半導体基板３の全面に形成した金属電極（Ａ
Ｉ膜）８を半導体基板６に接続するためのコンタクトホ
ールであり、第１図のコンタクトホール１５′に相当す
る。

第５図（ａ）は電解エツチングを行う前の各チップ傾城
部分、すなわち加速度センサ素材の第４図のＡ−Ａ’断
面図である。この図において、１３は基板６から両持梁
４１を分離するためのＰ０拡散層、４５は他のセンサチ
ップとの間を電気的に分離するためのＰ＋拡散層であり
、共にＮ型エピタキシャル成長層７を貫いて形成され、
Ｐ型基板６に接続されている。また、このセンサ素材上
には、第１図に示す本実施例の定電流回路ＥＮＣが、一
対のＰ０拡散層１３からＰ型基板６に流れる電流を制限
するために設けられている。すなわち、接合型ＦＥＴ１
９のゲートを形成するＰ０拡散層１４は、ポリシリコン
層１６を介してＮ型エピタキシャル層７およびＰ０拡散
層１３に接続されている。他の構成についても、第１図
に示すものと同様であり、よって、同様の構成要素には
同一の符号を付し、その説明を簡略化する。なお、４６
はエツチングマスクとして機能する酸化シリコン膜であ
る。

第５図（ａ）の構成の基板に対して、たとえばエツチン
グ液として飽水ヒドラジンを用い、金属電極８に正の電
圧を印加しながら所定の電圧で電解エツチングを行うと
、酸化シリコン膜４６によりマスクされない部分のＰ型
領域６．１３が選択的にエツチングされ、第５図（ｂ）
に示すような形状の加速度センサが得られる。なお、必
要であれば、金属電極（Ａｌ膜）８をカソード電極とし
て用いて電解メツキを行い、ニッケル膜４７と全錘４８
を形成してもよい。

この例では、錘４２は単なる錘としてのみ機能し、その
形状、材質等に大きな制限はないので、第４図および第
５図（ａ）に示すように、この錘４２上に定電流回路を
設けることにより、加速度センサとしての特性に同等影
響を与えることなく。

均一かつ高精度な電解エツチングを行うことができる。

なお、この例では１個のセンサチップ上に２個の定電流
回路を設けたが、個数に同等制限はない。

定電流回路は、チップとして用いる場所以外であればい
ずれの場所に設けてもよく、例えば、チップ分割用のス
クライブライン内に設けることも可能である。また、加
速度センサ以外のデバイスを作成する半導体基板にも適
用できる。

以上述べた構成は半導体基板３をアノードとして用いる
場合であったが、半導体基板３をカソードとして用いる
ことも可能である。

第６図は、半導体基板３をカソードとして用いる場合の
構成を示す断面図、第７図は第６図に示す半導体基板３
の等価回路を示す図である。第７図において、電流の向
きが第３図に示す回路と逆になっており、これに対応し
て、抵抗２０（第６図ではポリシリコン層１６）の結線
も異なっている。これ以外の構成は、第１図に示す構成
と同一である。

一部２の実施例− 前述した第１の実施例では、金属電極８を半導体基板３
の一方の面の全面に形成したが、本実施例では、金属電
極８をチップ毎に分割して形成したことを特徴としてい
る。

第８図は、本実施例による半導体基板の構成を示す断面
図である。本実施例では、金属電極８を全面に形成した
後、フォトエツチングによりバターニングして各チップ
毎に電極を分割形成している。従って、半導体基板３全
体に電圧を一括して供給することはできないが、半導体
基板３の面を幾つかの領域に分割して、これら領域毎に
印加電圧を制御すればよい。

あるいは、第９図（ａ）に示す電解エツチング装置を用
いて電圧を供給してもよい。この装置では、電圧の与え
られた２つの電極２３．２４間に本実施例の半導体基板
３が設けられている。電極２３．２４は、いずれもエツ
チング液２に対して耐腐食性を有し、化学的に安定な一
導体（例えばＰｔ、Ｔａ等）で形成される。そして、こ
れら電極２３．２４間に直流電圧を印加すれば、エツチ
ング液２を介して金属電極８および半導体基板３に電荷
が供給され、電解エツチングが行なわれる。

但し、エツチング液２の電気抵抗や界面電位差により電
圧降下が発生するため、この電圧降下分を見込んだ電圧
を外部電源５により電極２３．２４に供給する必要があ
る。

一方、第９図（ｂ）に示す電解エツチング装置では、半
導体基板３に隣接して仕切板２５を設け、電解槽１をこ
れら半導体基板３および仕切板２５により２つに分割し
ている。そして、金属電極８側の分割された槽２６内に
、エツチング作用がなくかつ電気伝導度の高い溶液（例
えばＫＣＩ溶液）を満たすことにより、電極８を保護す
ると共に低電圧で所望の安定した電位が得られる。さら
に、必要に応じて炭素粒子等の電導性荷電粒子２７を槽
２６内に分散させてもよい。

以上のような電極分割型の半導体基板３では、電流の流
路が複数の領域（金属電極８の領域）に分割されること
で、各々の領域に対して独立に最適な電圧を与えること
ができ、さらに均一かつ高精度な電解エツチングが可能
になる。つまり、第８図の例では、各領域への印加電圧
を個別に制御すればよく、また、第９図（ａ）、（ｂ）
の例では、各領域ごとに設けた定電流回路の特性を変え
ればよい。なお、第８図においては各チップごとに定電
流回路を設けるようにしたが、エツチング条件が同一で
ある複数のチップに対して１つの定電流回路を設けるよ
うにしてもよい。

また、本実施例では、半導体基板面内に最適な電位を与
えるためにチップごとあるいは特定領域に分割して電圧
を印加することとしたが、先に説明した第１の実施例と
同様に、第１図における電流制限用の抵抗（１６）の値
をあらかじめチップごとに最適化しておき、各電極を共
通の電源に接続しても良い。すなわち、チップごとに電
圧制限をかけずに抵抗（１６）のパターンサイズをチッ
プごとに変えることによっても可能である。

−第３の実施例− 第１０図（ａ）は、本発明の第３の実施例である半導体
基板を示す断面図および平面図である。

この図において、Ｐ型半導体基板６上にはＮ型エピタキ
シャル成長層７が形成され、このＮ型エピタキシャル成
長層７には、不純物拡散法により、Ｎ型エピタキシャル
成長層７を貫くようにＰ型拡散層１３Ａが形成されてい
る。このＰ型拡散層１３Ａは、前述の第１．第２の実施
例のＰ型拡散層１３よりも広範囲に形成されている。さ
らに、Ｎ型エピタキシャル成長層７の他の部分にはＰ型
拡散層１４が形成されていると共に、Ｐ型拡散層１３Ａ
内にはＮ型拡散層２８が形成されている。これらの上に
は、熱酸化法とフォトエツチングによりバターニングさ
れた酸化シリコン膜１５が形成され、その上にＣＶＤ法
によりポリシリコン膜１６が形成されている。ポリシリ
コン膜１６には不純物がドープされ、これにより所定の
抵抗値とされる。このポリシリコン膜１６もフォトエツ
チングによりパターニングされる。

さらに、ＣＶＤ法とフォトエツチングによりＰＳＧ層１
７がこれらの上に形成され２次いで、第１０図（ｂ）に
示すような櫛歯状のＡｌ配線層２９が真空蒸着とフォト
エツチングにより形成される。そして、再び２８０層３
０がＣＶＤ法とフォトエツチングにより形成され、Ｐ型
拡散層１３Ａを避けるようにして金属電極８がスパッタ
蒸着とフォトエツチングにより形成され、コンタクトホ
ール１５′を介してＮ型エピタキシャル成長層７に接続
される。以上のような構成は、上記第２の実施例と同様
に、半導体基板３内を複数の領域に区分し、これら各領
域毎にそれぞれ形成される。

第１０図に示す構成の等低回路を第１１図に示す。図中
の接合型ＦＥＴ１９のチャネルはＮ型エピタキシャル成
長層７により、ゲートはＰ型拡散層１４により構成され
る。ダイオード３１は、Ｐ型拡散層１３ＡとＮ型拡散層
２８とのＰ−Ｎ接合部により構成される。

この場合、Ｎ型拡散層２８に接続するＡ１配線層２９が
、第１０図（ｂ）に示すように櫛歯状に形成されている
ので、このＡｌ配線層２９上方からダイオード３１に光
が入射可能とされ、入射する光の照射量によりダイオー
ド３１の電導度が変化するようになっている。従って、
第１１図の等低回路に見るように、光の照射量により半
導体基板３に流れる電流値を制御することができる。

第１２図は、第１０図に示す構成の半導体基板を用いた
電解エツチング装置を示す概略図である。

まず、第１２図（ａ）に示す電解エツチング装置におい
て、３２は点光源、３３は点光源３２からの光を平行光
に変換するレンズ、３４はレンズ３３により平行にされ
た光を半導体基板３の金属電極８に向けて収束させるレ
ンズ、３５は不必要な外周部の光を遮るスリットである
。なお、本実施例では、光は電極３６を通過して金属電
極８へと至らされるため、この電極３６は透明導電材料
あるいは網目構造の金属材料で形成されている。

点光源３２からの光は、レンズ３３．３４およびスリッ
ト３５により、集中的に半導体基板３の中心部に供給さ
れる。従って、前述したダイオード３１の電気伝導度の
変化により、周辺部に比較して半導体基板３の中心部に
より高い電圧が供給され、中心部のエツチング速度が電
気化学的に増大される。これにより、槽内の物理的形状
やエツチング液２の流動状態等の影響に起因するエツチ
ング速度の分布、とりわけ半導体基板３中心部における
エツチング速度の低下を補い、半導体基板３の全面にわ
たって均一なエツチングを得ることができる。

一力、第１２図（ｂ）に示す構成では、レーザー光源３
７により発生した単一色レーザー光を、ガルバノミラ−
３８，３９によりＸ軸、Ｙ軸各々に制御し、半導体基板
３の面上の必要領域を走査することで、前述の第１２図
（ａ）と同様の効果が得られる。

また、上記点光源３２をパルス光源とし、半導体基板３
内に流れる電流をパルス状に制御することもできる。こ
れにより、エツチング表面の平坦性等の特性を制御でき
る。特に、本実施例は、外部電源からの電源供給ライン
を直接スイッチングして電流値の制御を行なうような方
式ではなく、電源系と電圧制御回路とは完全に絶縁され
ており、電源ノイズ等の発生は皆無である。

なお、本実施例では、ダイオード３１として一般的なＰ
Ｎ接合ダイオードを用いたが、これをＰＩＮダイオード
とすることも当然に可能であり、これにより、パルス能
動時のスイッチング特性を向上することができる。

Ｇ１発明の効果 以上詳細に説明したように本発明によれば、電解エツチ
ング後に複数のチップに分割される半導体基板において
、チップに印加される電気エネルギを制御する回路を基
板中に形成したから、この半導体基板内における電流分
布や電位分布の均一化を図ることができ、これにより、
均一かつ高精度な電解エツチングが行なえ、製品自体の
歩留まりが向上する、

【図面の簡単な説明】

第１図〜第７図は本発明による半導体基板の第１の実施
例を示すもので、第１図は半導体基板の構成を示す断面
図、第２図は第１図の等価回路を示す図、第３図は第２
図に示す等価回路のＩ−Ｖ特性の一例を示す図、第４図
は加速度センサの一例を示す図、第５図は第１図に示す
構成を第４図に示す加速度センサの製造に適用した例を
示す断面図、第６図は第１図の変形例を示す断面図、第
７図は第６図の等価回路を示す図である。 第８図および第９図は本発明による半導体基板の第２の
実施例を示すもので、第８図は半導体基板の構成を示す
断面図、第９図は第８図の構成を用いた電解エツチング
装置を示す概略図である。 第１０図〜第１２図は半導体基板の第３の実施例を示す
ものであって、第１０図（ａ）は半導体基板の構成を示
す断面図、第１０図（ｂ）はその平面図、第１１図は第
１Ｏ図の等価回路を示す図、第１２図は第１０図の半導
体基板を用いた電解エツチング装置を示す概略図である
。 第１３図は電解エツチング装置の従来例を示す概略図、
第１４図は従来の半導体基板の二側を示す図、第１５図
は従来のエツチング均一化対策を説明する図である。 ３：半導体基板　　４：対向電極 ６：Ｐ型半導体基板 ７：Ｎ型エピタキシャル成長層　１３，１４：Ｐ型拡散
層１６：ポリシリコン層　　　　　　ＥＮＣ：定電流回
路特許出願人　日産自動車株式会社 代理人　弁理士　　永　井　冬　紀 第１ ２図 第１３図 （ａ）

Claims (1)

1. 【特許請求の範囲】 エッチング液に浸漬した状態で電圧が印加されると所定
   領域が電解エッチングされ、電解エッチング後に複数の
   チップに分割される半導体基板において、 前記チップに印加される電気エネルギを制御する回路を
   基板内に具備することを特徴とする電解エッチングされ
   る半導体基板。