JPS6145395B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置に係り、特に電界効果型半
導体装置に関する。

電界効果型半導体装置は、ゲートに所定の電圧
を印加することにより半導体装置内部に所定の空
乏領域を形成し、この空乏領域を制御することに
よつて半導体装置の主電流を制御するものであ
る。この種半導体装置の代表例としてはこれまで
に電界効果型トランジスタ、電界効果型サイリス
タが知られている。電界効果型半導体装置におい
て重要な点はいかに低ゲート電圧でいかに高電
圧・大電流を制御できるかという点にある。この
ことは特にこの種装置を電力分野においてスイツ
チング装置として使用する場合に重要である。本
発明者等は先に、これらの用途に適する構造を有
する電界効果型スイツチング素子を提案した（特
願昭52−66648号他）。

しかしながら最近、電界効果型サイリスタに寄
せられる期待は日増に高まつており、pnpn積層
構造を持つ従来型サイリスタと同様KV級の高電
圧、100A級の大電流を単独で制御できるものが
要望されている。このように大電力を制御するに
特有な問題点がいくつか挙げられる。第１には、
ゲート・カソード間の耐圧を向上させる点であ
る。空乏層によつてしや断されるべきチヤンネル
を狭めれば机上計算では比較的低ゲート電圧（数
十Ｖ以下）で足りるが、実際にこの種半導体装置
を使用する場合にはターンオフ時に制御回路の誘
導成分により発生する逆誘起電圧に耐える必要が
ある。逆誘起電圧はスイツチング時間を短くする
程高くなるので、特にスイツチング時間が短いと
いう電界効果型サイリスタの特徴を生かす上で問
題となる。

第２に、製法上の問題がある。第１図に示すよ
うに、従来、半導体基体１のベース領域１２に埋
め込まれたゲート領域１３を半導体基体１の一方
の主表面１００に連絡させゲート電極（図示せ
ず）に接続させるために比較的高濃度の拡散領域
１３１を形成する必要があつた。この領域１３１
は例えばSiO₂膜からなるマスク１５を用いて選
択拡散法により形成される。ところが、マスク１
５を例えば公知のホトエツチング法により形成す
るときに塵埃等により予期せぬピンホールを生じ
る場合がある。仮にこのようなピンホール１５１
が存在したとすると、ここから拡散領域１３１と
同じ深さに異常拡散領域１３２が生じる。この異
常拡散領域がカソード領域１４に接触すると、ゲ
ート電極とカソード電極（図示せず）の間に拡散
領域１３１、ゲート領域１３、異常拡散領域１３
２、カソード領域１４とで構成されるp⁺n⁺接合
ダイオードが形成され、この部分でゲート・カソ
ード間耐圧が低下するという問題点があつた。

第３に、半導体装置の均一性が重要である。大
電流化のために、同一半導体基体内に多数の単位
素子を並設し、それぞれの単位素子の電極を共通
とする方法は公知である。この場合、各単位素子
の構造は同一となることが望ましい。特に第１図
に示す如く微細なゲート構造を有する電界効果型
半導体装置においてはチヤンネル幅ｄを均一とす
ることが要求されている。幅ｄは通常数μｍ〜数
10μｍと微小であるので、これまでの製造法では
幅ｄの精密な調整に難があつた。

本発明の目的は以上の問題点を解決した改良さ
れた電界効果型半導体装置およびその製造方法を
提供することにある。

かかる目的を達成するために本発明の特徴とす
るところは、第１に、半導体基体中のベース領域
内に埋め込まれたゲート領域を有する電界効果型
半導体装置において、半導体基体の一方の主表面
から上記ゲート領域に達する溝を形成し、この溝
底部にゲート電極を形成した点にある。

第２にの第１の点に加えて、ゲート領域とこれ
を取囲む反対導電型の半導体領域とで形成される
pn接合が上記溝の側面に正ベベルとなるように
終端する点にある。

第３に、一方の主表面に露出する一方導電型の
カソード領域、他方導電型のゲート領域、一方導
電型のベース領域、他方の主表面に露出する他方
導電型のアノード領域を有する半導体構造を形成
するのに、一方導電型の半導体基体を用意し、こ
の半導体基体にまず他方導電型のアノード領域を
形成し、それと同時あるいはそれに引続いてゲー
ト領域を形成するようにした点にある。

上記第１の特徴により拡散マスクのピンホール
による異常拡散が防止でき、第２の特徴によりゲ
ート・カソード間の高耐圧化が達成できる。ま
た、第３の特徴によれば、熱処理時間が長く、半
導体基体の濃度プロフイールに影響を及びしやす
いアノード領域を最初に形成してしまうので、以
後半導体基体にはその濃度プロフイールに影響が
及ぶような熱処理が施こされない。従つて、微細
な構造が要求されるゲート領域の形状を変化させ
ることなく電界効果型半導体装置を製造すること
ができる。

次に、本発明の実施例を説明する。第２図は本
発明の一実施例の断面構造である。シリコン半導
体基体１００はp⁺アノード領域１１１、n^-型ベ
ース領域１１２、ｐ型埋込みゲート領域１１３、
p⁺型ゲート領域１１４、n⁺型カソード領域１１
５、ｎ型カソード領域１１６からなる。２００は
アノード電極、３００はゲート電極、４００はカ
ソード電極であり、５００は表面保護用SiO₂膜
である。また４０１はカソード電極４００に隣接
されているタングステン板である。次に本実施例
半導体装置の動作について説明する。アノード電
極２００とタングステン板４０１との間にJ₁接合
が順バイアスとなる主電圧Ｖ_Aが印加された状態
でカソード・ゲート間のＳ_Wを開くと１１１，１
１２，１１６，１１５で示される各領域からなる
p⁺n^-nn⁺ダイオードに電流が流れる。続いて、１
１１，１１２，１１３，１１６，１１５で示され
る各領域からなるp⁺n^-pnn⁺サイリスタが導通す
る。この場合、カソード電流ｉ_Kはカソード電極
４００、タングステン板４０１を通つて流れる
が、カソード電極４００は非常に薄いのでここで
の電圧降下は小さく、電圧降下による温度上昇は
少なくなる。また体積の大きいタングステン板が
接触しているため、熱放散が良く大電流を通電す
るのに適した構造である。また、この電流をしや
断するにはＳ_Wを閉じてゲート電極３００とタン
グステン板４０１との間にJ₃接合が逆バイアスと
なるようなゲート電圧Ｖ_Gを印加する。この電圧
によりチヤンネル部１１７が空乏層によりピンチ
オフされ、同時にn^-ベース層１１２内に残存し
ているキヤリヤは埋込みゲート領域１１３を通り
ゲート電極３００に流れ、主電流はターンオフさ
れる。高速でターンオフさせるためには、チヤン
ネル部１１７のピンチオフに要する電圧よりも大
きなゲート電圧を印加することが望ましい。

本実施例の特徴をより明確にするために、第２
図の実施例の要部拡大図を第３図に示す。第３図
において第２図と同じ部分は第２図におけると同
符号で示す。第３図において、埋込みゲート領域
１１３とカソード領域１１６とで形成されるpn
接合J₃の端部はメサ１０１の肩部に露出されてお
りかつｐ型埋込みゲート領域１１３の不純物濃度
の方がｎ型カソード領域１１６の不純物濃度より
も大きい。従つて上記pn接合J₃の露出端部は正
ベベルとなつている。その結果、後述するように
ゲート・カソード間の耐圧が向上した。

高不純物濃度のカソード領域１１５はプレーナ
構造を有しており、メサ１０１の肩部には露出し
ていない。このような構造により、ゲート・カソ
ード間が逆バイアスされた時にカソード領域１１
６内に形成される空乏層がメサ１０１肩部に沿つ
て広がり易いのでこの部分での表面電界が緩和さ
れ、ゲート・カソード間耐圧が向上するという効
果がある。欠乏層の拡がり方の一例を第３図、第
４図中に点線で示した。

高不純物濃度のゲート領域１１４は、ゲート領
域１１３とゲート電極３００とのオーミツクコン
タクトを形成するために選択拡散法により形成さ
れる。従来例と異なり、拡散深さが極めて浅い。
従つて、仮に拡散マスクに予期せぬピンホールが
あり、そこから予期せぬ箇所にp⁺拡散領域が生
じたとしても、ゲート・カソード間の耐圧が低下
する恐れはない。

第４図は本発明の他の実施例の要部拡大図であ
る。第３図のものとカソード領域１１５の構造が
異なる。すなわち、第４図においてはカソード領
域１１５はメサ１０１の頂部全面に形成されてい
る。このような構造により、主電流導通面積が大
きくなり順方向電圧降下を低減することができ
る。また第３図に示したようなn⁺型カソード領
域１１５を選択拡散する場合のホトエツチングプ
ロセスが不要となるので、製造工程が簡略される
利点を有する。第３図のような構造を採用しゲー
ト・カソード間耐圧向上を第１に考えるか、ある
いは第４図のような構造を採用し順方向電圧降下
低減を第１に考えるかは用途に応じ適宜選択され
るべき事項である。

次に上述の実施例半導体装置を製造するに好適
な方法について第５図を用いて説明する。まず、
抵抗率が50〜300Ω・cmのn^-型シリコン基板１１
２の一方の主表面から表面濃度が約10¹⁹〜10²⁰cm
^-3となるようにポロン等ｐ型を与える不純物を拡
散し、厚さ約70μｍのp⁺型アノード領域１１１
を形成した(b)。次に他方の主表面から表面濃度が
約10¹⁷〜10¹⁸cm^-3となるようにボロン等ｐ型を与
える不純物を選択的に拡散し、ｐ型埋込みゲート
領域１１３を形成した(c)。このｐ型埋込みゲート
領域１１３を完全に埋没させるようリンを不純物
として含み濃度が10¹⁵〜10¹⁶cm^-3の厚さ20μｍの
ｎ型カソード領域１１６をエピタキシヤル気相成
長法で形成した(d)。次にこのｎ型カソード領域１
１６の露出表面からリンを不純物として含み表面
濃度が約10²⁰cm^-3、厚さが約８μｍのn⁺型カソー
ド領域１１５を選択拡散法で形成した(e)。この
n⁺型カソード領域１１５はその下方にｐ型埋込
みゲート領域１１３が存在している部分（サイリ
スタ領域）と存在していない部分（ダイオード領
域）を含むようにする。その後ｐ型埋込みゲート
領域の一部分が露出するようにｎ型カソード領域
１１６をエツチングにより除去し凹部１１８を形
成した(f)。この露出したｐ型埋込みゲート領域の
一部にゲート電極のオーミツクコンタクトを良好
にするため厚さ約３μｍのp⁺型ゲート領域１１
４を選択拡散法により形成した(g)。なおこれまで
の説明では簡単のために拡散処理中に半導体形成
される酸化膜は省略した。

最後にp⁺型アノード領域１１１にはタングス
テン等のアノード電極２００をアルミニウム−ア
ンチモン等のろう材で合金接着し、n⁺型カソー
ド領域１１５、p⁺型ゲート領域１１４の露出部
にはホトエツチング法によつてアルミニウム等の
金属を蒸着し、ゲート電極３００、カソード電極
４００を形成した。半導体基体の主表面のうち上
述の各電極で覆われない部分はSiO₂膜５００で
覆われている(h)。完成後測定したところ、ゲート
領域１１３の厚さは約40μｍ、ゲート領域１１３
相互の間隔ｄは約６μｍであつた。

上述の製造方法において重要な点はｐ型ゲート
領域１１３の拡散に先立つてｐ型アノード領域１
１１の拡散を実施している点である。ｐ型ゲート
領域１１３相互の間隔ｄはこの種半導体装置のス
イツチング特性を決定する上で重要な数値であ
り、所期の特性を得るためには精密に制御する必
要がある。しかるに、仮にこれらの工程が逆であ
つたならば、ｐ型ゲート領域１１３形成後p⁺型
アノード領域１１１を形成するための長時間熱処
理を受けるので上述の間隔ｄにばらつきが生じ易
くなる。なお、p⁺型アノード領域１１４および
n⁺型カソード領域１１５形成時の熱処理時間は
これら領域が高々数μｍと薄いので比較的短く、
上述の間隔ｄに及ぼす影響は無視でき得る。

本発明者等の実験によれば、上述の本実施例製
法に従つた場合、間隔ｄのばらつきはｄ＝６μｍ
の設計値に対して約10％であつたが、p⁺型アノ
ード領域１１１を後から形成した場合は30％であ
つた。

上述した本発明の一実施例製法と同様の効果
は、更に次の製法によつても享受できる。すなわ
ち、例えばｎ型シリコン基板を用意し、このシリ
コン基板の一方の主表面側に第５図に示すと同様
にｐ型ゲート領域１１３、ｎ型カソード領域１１
６、n⁺型カソード領域１１５および凹部１１８
を形成する。次に、凹部１１８の底部でｐ型ゲー
ト領域１１３の露出部に選択的に、およびシリコ
ン基板の他方の主表面全体に同時に同じ厚さ（数
μｍ）のp⁺型半導体層を拡散法により形成す
る。凹部１１８の底部のp⁺型半導体層はp⁺型ゲ
ート領域１１４であり、他方の主表面のp⁺型半
導体層はp⁺型アノード領域１１１である。

この製法に従えば上述の効果に加えて次の効果
がある。第１のp⁺型アノード領域はp⁺型ゲート
領域と同時に形成されるので、半導体装置の製造
工程が簡略化される。第２のp⁺型アノード領域
の厚さはp⁺型ゲート領域と同程度に薄くなるの
で、半導体装置の順方向電圧降下が小さくなる効
果を有する。すなわち、p⁺型アノード領域１１
１が薄い場合、p⁺型アノード領域１１１のアノ
ード電極２００と接する部分での多数キヤリヤ濃
度はほぼ熱平衡値を保つから、p⁺型アノード領
域１１１内での多数キヤリヤ濃度勾配が大きくな
る。従つて、低い接合電位でかつ拡散電流が大き
くなり、他の電気特性を損なわずに順方向電圧降
下が小さくなる。

更に、後述するようにp⁺型アノード領域の一
部をn⁺型半導体領域に置き換えて高速化を図る
場合、該n⁺型半導体領域を第５図ｅに示すn⁺型
カソード領域の形成と同時に行なうことが可能で
ある。このようにすれば一層、製造工程が簡略化
されかつ高速化が達成される。

次に本実施例半導体装置の効果を具体的に説明
する。第２図に示す半導体装置を第５図に示す製
法にて製造した場合、ゲート・カソード間耐圧か
は約150Vであり、選択拡散マスクに存在するピ
ンホール等に起因するゲート・カソード間耐圧の
低下は皆無であつた。これに対し、第１図に例示
した半導体装置では各半導体領域の不純物濃度、
寸法を略同じにした場合、そのゲート・カソード
間耐圧は約70Vであつた。

なお、上述の各実施例において各半導体領域の
導電型は固定されるべきものではなく、必要に応
じｐとｎが適宜交換されてよいことは明らかであ
ろう。特に、アノード領域のうち、少なくともゲ
ート電極をアノード領域に投影して生ずる投影部
に含まれる部分をベース領域と同導電型とするこ
とにより、高速化が達成される（特願昭52−
86021号参照）。また、本発明は電界効果型サイリ
スタにおいて特に効果を発揮するものではある
が、類似のゲート構造を必要とする電界効果型ト
ランジスタにも適用でき得るものである。

更に、上述の実施例製法において、p⁺型アノ
ード領域１１１とｐ型ゲート領域１１３とは同時
に形成されても良く、この場合は製造工程が簡略
化されるという利点がある。

以上詳細に説明したように、本発明はゲート・
カソード間耐圧が改善され、均一性に優れた電界
効果型半導体装置を得るのに効果がある。

【図面の簡単な説明】

第１図は従来の電界効果型サイリスタの一例を
製作する一工程を示す図、第２図は本発明の一実
施例電界効果型サイリスタを示す断面図、第３図
は本発明の一実施例電界効果型サイリスタの要部
断面図、第４図は本発明の他の実施例電界効果型
サイリスタの要部断面図、第５図は本発明の一実
施例電界効果型サイリスタの一製法の工程を示す
図である。 １００……半導体基体、１１１……p⁺型アノ
ード領域、１１２……n^-型ベース領域、１１３
……ｐ型ゲート領域、１１４……p⁺型ゲート領
域、１１５……n⁺型ゲート領域、１１６……ｎ
型カソード領域、２００……アノード電極、３０
０……ゲート電極、４００……カソード電極。

Claims (1)

1. 【特許請求の範囲】 １ 一対の主表面を有し一方の主表面に複数の溝
   が形成された一方導電型の半導体基体と、半導体
   基体の相隣る溝間に形成されるメサ頂部に形成さ
   れ上記半導体基体よりも高不純物濃度を有する一
   方導電型の第１の半導体領域と、半導体基体内に
   形成され上記溝底部に露出し溝底部から上記半導
   体基体の一対の主表面と略平行に上記第１の半導
   体領域を上記半導体の他方の主表面に投影して生
   ずる投影部に含まれるまで延び、上記半導体基体
   との間に露出端部が正ベベルとなるようなpn接
   合を形成する他方導電型の複数の第２の半導体領
   域と、上記半導体基体の他方の主表面に露出し上
   記半導体基体よりも高不純物濃度を有する第３の
   半導体領域と、上記第１の半導体領域および第３
   の半導体領域の露出表面に形成された一対の主電
   極と、上記溝底部に露出する第２の半導体領域表
   面に形成され上記一対の主電極の一方との間に上
   記半導体基体と第２の半導体基体との間に形成さ
   れるpn接合を逆バイアスする電圧を印加し上記
   半導体基体内に空乏層を形成することによつて上
   記一対の主電極間を流れる主電流を制御する制御
   電極とを具備することを特徴とする半導体装置。 ２ 特許請求の範囲第１項において、上記第３の
   半導体領域のうち、少なくとも上記第１の半導体
   領域を上記半導体基体の他方の主表面に投影して
   生じる投影部に含まれる部分が他方導電型半導体
   であることを特徴とする半導体装置。 ３ 一対の主表面を有する一方導電型の半導体基
   体の一方の主表面から他方導電型を与える不純物
   を拡散し他方導電型の高不純物濃度領域を形成す
   る工程と、該工程と同時あるいはそれに引続いて
   上記半導体基体の他方の主表面から他方導電型を
   与える不純物を選択的に拡散し他方導電型のゲー
   ト領域を形成する工程と、上記他方の主表面上に
   気相成長方法によつて一方導電型のエピタキシヤ
   ル半導体層を堆積する工程と、上記一方導電型の
   エピタキシヤル半導体層の露出主表面から上記他
   方導電型のゲート領域に達し、上記エピタキシヤ
   ル半導体層と上記ゲート領域間に形成されるpn
   接合がその側面に正ベベルをなして露出するよう
   な複数の溝を形成する工程とを少なくとも有する
   ことを特徴とする半導体装置の製造方法。