JPH04129311A

JPH04129311A - ミューティング装置

Info

Publication number: JPH04129311A
Application number: JP2252875A
Authority: JP
Inventors: Satoshi Ono; 智小野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-09-19
Filing date: 1990-09-19
Publication date: 1992-04-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ディジタル・オーディオなどのディジタル処
理によるミューティング装置に関するものである。

（従来の技術）一般に、ディジタル・オーディオにおいて、再生状態か
ら停止状態への移行時又は停止状態から再生状態への移
行時にフェードイン・フェードアウト、つまり、ミュー
ティング動作を行うミューティング装置かある。

そこで、第５図は従来のミューティング装置のブロック
図を示している。第５図において、］４はアッテネーシ
ョン回路、１５はパラレル／シリアル変換回路、１６は
インバータ、１７はＮＯＲ回路である。

このように構成されたミューティング装置において、ｋ
ビットのパラレルデータであるディジタルデータ入力Ａ
は、アッテネーション制御信号Ｆに従って、アツテネー
ション回路１４によりビ・ントシフトが施される。ビッ
トシフトの向きはフェート制御信号Ｇの論理レベルによ
り決定される。

このビットシフトはにビットのディジタルデータであれ
ばに個のセレクタを用いれば、ルベルのアッテネーショ
ンを簡単に実現することができる。

前記アッテネーション回路１４から出力されるにビット
のパラレルデータはこのパラレルデータに同期したワー
ドクロック信号Ｃによってパラレル／シリアル変換回路
１５にロードされ、シフトクロック信号りに従ってシリ
アルデータに変換され、インバータ１６を通ってＮＯＲ
回路１７に入力される。ＮＯＲ回路１７はミューティン
グ制御信号Ｅにより制御され、このミューティング制御
信号Ｅか”Ｈ”レベルのときに出力Ｈを″Ｌ″レベルに
することでミューティングを実現している。

（発明か解決しようとする課題）上述した従来のミューティング装置では、ミューティン
グ制御信号Ｅが“Ｌルベルから“Ｈ″レベルなると、出
力Ｈか一気にＯになってしまうので、出力Ｈが瞬時に大
きく変化する問題があった。例えば、ディジタルデータ
人力Ａが１６ビツト（２の補数）であって１６進数表示
で正の最大値７ＦＦＦ（Ｈ）であるときにミューティン
グ制御信号Ｅが変化して“Ｈ”レベルになると、出力Ｈ
が一気に００００（Ｈ）になる。この際、出力変化は７
ＦＦＦＦ　（Ｈ）という非常に大きな値となるので、ク
リック音等の雑音の原因となる。

また、ミューティング制御信号Ｅが“Ｌ″レベルら“Ｈ
”レベルに転じるときも同様である。

本発明は上記従来の問題点を解決するものであり、ミュ
ーティングをかけたときの出力変化量を小さくすること
によりクリック音などの雑音を発生しないミューティン
グ装置を提供することを目的とする。

（課題を解決するための手段）上記の目的を達成するために、本発明のミューティング
装置は、漸減又は漸増する係数を出力する係数生成回路
と、ディジタルデータ入力と前記係数生成回路の係数出
力との乗算結果を出力する乗算回路とを備えた構成とし
ている。

また、係数生成回路は、具体的に、ミューティング制御
信号のエツジを検出するエツジ検出回路と、該エツジ検
出回路の出力とアッテネーション制御信号との論理和を
出力する論理回路と、該論理回路の論理和出力により係
数入力がプリセットされるアップ・ダウン・カウンター
と、該アップ・ダウン・カウンターの出力と既定値ｎと
の一致を検出するｎ値検出回路と、該ｎ値検出回路の出
力を受けて前記アップ・ダウン・カウンターへのクロッ
ク信号の供給を停止する制御回路とを備えた構成として
いる。

また、ディジタルデータ入力のある値への変化に同期し
てミューティング動作を実行させるために、ディジタル
データ入力と規定値ｎとの一致を検出するイネーブル付
きｎ値検出回路を備え、該ｎ値検出回路の出力により係
数生成回路が係数出力増減動作をイネーブルする構成と
している。

（作用）上記の構成により、本発明では、係数生成回路から出力
される漸減又は漸増する係数が乗算回路でディジタルデ
ータ入力に乗ぜられる。従って、乗算回路の出力が漸減
又は漸増する。

また、係数生成回路において、ミューティング制御信号
が変化すると、アップ・ダウン・カウンターに係数入力
が初期値としてプリセットされる。

このカウンターは、ｎ値検出回路が動作するまでクロッ
ク信号に従って順次カウントダウン又はカウントアツプ
を行う。つまり、出力変化量を小さく抑えながらミュー
ティングをかけることになる。

しかも、アッテネーション制御信号が入るとアップ・ダ
ウン・カウンターに同一係数がプリセットされ続けるの
で、係数入力に応じたアッテネーション動作を実行する
ことになる。

また、イネーブル付きｎ値検出回路に対するイネーブル
人力かないときは、このｎ値検出回路の出力により係数
生成回路の動作が許容されて上記の動作を行うことにな
る。そして、イネーブル付きｎ値検出回路にイネーブル
人力か与えられると、このｎ値検出回路がディジタルデ
ータ入力と既定値ｎとの一致を検出したときに初めて係
数生成回路ノ動作が許容され、ミューティング動作が開
始する。

（実施例）以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の第１の実施例におけるミューティング
装置のブロック図、第２図は第１図中の係数生成回路の
ブロック図、第３図は第１図中のシリアル乗算回路のブ
ロック図である。

第１図において、１はにビットのディジタルデータ人力
Ａをパラレル／シリアル変換するパラレル／シリアル変
換回路、２はｍビットの係数を入力Ｂとし、ミューティ
ング制御信号Ｅ１アッテネーション制御信号Ｆ及びフェ
ード制御信号Ｇにより制御される係数生成回路、３は係
数生成回路２の係数出力Ｊとパラレル／シリアル変換回
路１のシリアル出力りとの乗算を行うシリアル乗算回路
である。

第２図に示す係数生成回路２において、６はミューティ
ング制御信号Ｅのエツジを検出するエツジ検出回路、８
はエツジ検出回路６の出力とアッテネーション制御信号
Ｆとの論理和信号を出力するＯＲ回路（論理回路）であ
る。４はＯＲ回路８の出力をプリセット信号とし、ｍビ
ットの係数人力Ｂをプリセットデータとし、フェード制
御信号Ｇによりアップ・ダウンを切り換えるプリセット
型アップ・ダウン・カウンター、５はプリセット型アッ
プ・ダウン・カウンター４のｍビット係数出力Ｊが既定
値ｎになったことを検出するｎ値検出回路、９はｎ値検
出回路５の出力によりプリセット型アップ・ダウン・カ
ウンター４へのワードクロック信号Ｃの供給を制御する
ＯＲ回路、７はミューティング制御信号Ｅとアッテネー
ション制御信号Ｆとの論理和信号を出力するＯＲ回路で
ある。ＯＲ回路７の出力はシリアル乗算回路３への切替
信号Ｉとなる。

第３図に示すシリアル乗算回路３において、１２はシフ
トクロック信号りに従ってパラレル／シリアル変換回路
１の出力シリアルデータＬと係数生成回路２のｍビット
係数出力Ｊとの乗算を行うシリアル乗算器、１３はシリ
アル乗算器１２より出力される乗算結果ＪＸＬと入力デ
ータＬとを切替信号Ｉにより切り換えるセレクターであ
る。

次に、以上のように構成された第１の実施例のミューテ
ィング装置について具体的数値例とともにその動作を説
明する。

フェードアウトの場合にはフェード制御信号Ｇを“Ｌ”
レベルにする。まず、ｋ−５、ｍ＝３として、ディジタ
ルデータ人力Ａを”０１０００（２進数）“　（以後“
内の数値は特に断わりのない限り２進数とする）とし、
係数人力Ｂを“１１１”とする。ここで係数はすべて１
以下であり“１１１”は０．１１１（２進数）−７／８
を示すものである。また通常、ディジタルデータ人力Ａ
はワードクロック信号Ｃと同期して変化するが、説明を
簡略化するためディジタルデータ人力Ａが“０１０００
″で一定であるとする。

初めに、ミューティング制御信号Ｅ及びアッテネーショ
ン制御信号Ｆが共に“Ｌルーベルでミューティングもア
ッテネーションもかからない場合は、第２図のＯＲ回路
７の出力Ｉが“Ｌルーベルになって第３図のセレクター
１３かＡを選択するから、シリアル乗算器１２の入力デ
ータＬすなわち“０１０００”がそのままＨとして出力
される。

次に、ミューティング制御信号Ｅを′Ｈ”レベルにする
と、次のようにミューティング状態に移行する。すなわ
ち、第２図のエツジ検出回路６によりミューティング制
御信号Ｅの立ち上がりエツジが検出されてＯＲ回路８の
出力が“Ｈ”レベルとなり、入力Ｂすなわち“１１１”
がプリセット型アップ・ダウン・カウンター４にプリセ
ットされると同時にＯＲ回路７の出力Ｉが“Ｈ”レベル
になって第３図のセレクター１３かＢの乗算結果ＪＸＬ
を選択する。その結果“０１０００”と“１１１″との
乗算結果“００１１１”かＨとして出力される。

次のディジタルデータ人力Ａに対してはデータに同期し
たワードクロック信号Ｃによりプリセ・ソト型アップ・
ダウン・カウンター４が１つカウントダウンするため、
係数Ｊは“１１０″となり、人力データ“０１０００′
と係数“１１０”との乗算が行われて“００１１０″か
出力される。以下、同様にこの動作を係数Ｊを１つづつ
小さくしながら繰り返すことにより出力Ｈが減衰して行
く。

そして、係数Ｊが“０００”になると、第２図のｎ値検
出回路５が“０００”を検出してＯＲ回路９の一方の入
力を“Ｈ”レベルに固定するので、プリセット型アップ
・ダウン・カウンター４へのクロック供給が止まって係
数Ｊが“０００”のままとなる。従って、第３図のシリ
アル乗算器１２の出力Ｈも０となり、ミューティング制
御信号Ｅが“Ｌ″レベルもどるまで一■ｄｂのミューテ
ィングがかかる。

一方、フェードインの場合の基本的な動作はフェードア
ウトの場合と同じである。但し、フェード制御信号Ｇを
“Ｈ″レベルし、係数人力Ｂ１すなわち、カウンター４
の初期値を“０００″とする。この際、データ“０１０
００”と係数“０００′との乗算結果“０００”かＨと
して出力される。次のワードクロック信号Ｃによりブリ
セ・ソト型アップ・ダウン・カウンター４が１つカウン
トアツプするため係数出力Ｊが“００１″となり、デー
タ“０１０００”と係数“００１“との乗算結果“００
００１”がＨとして出力される。以下、同様にこの動作
を係数Ｊを１つづつ大きくしながら繰り返すことにより
出力Ｈが増加していく。そして、係数出力Ｊが“１１１
″に達したことを第２図のｎ値検出回路５か検出すると
、前記と同様にＯＲ回路９が制御されてプリセット型ア
ップ・ダウン・カウンター４へのクロック供給が止まる
。

よって、係数Ｊが“１１１“のままとなり、ミューティ
ングがＯｄＢとなる。

従って、アッテネーション時はアツテネーション制御信
号Ｆが“Ｈ”レベルになるから、第２図のＯＲ回路８の
出力が常に“Ｈ”レベルになってプリセット型アップ・
ダウン・カウンター４がプリセットされ続けるため係数
人力Ｂがシリアル乗算器１２に入力され続け、しかも、
切替信号Ｉが常に“Ｈルベルになるので、係数人力Ｂに
応じたアッテネーションを実行することができる。例え
ば係数人力Ｂを“１００′とすると、乗算係数Ｊは“１
００”−０，１００（２進数）　−１／２を示すことに
なり、−６ｄｂのアツテネーションがかかることになる
。

以上のように、第１の実施例によれば、係数生成回路２
とシリアル乗算回路３とを用いることにより、ディジタ
ルデータ入力Ａの２のｍ乗分の１（ｍは係数人力Ｂのビ
ット長）づつ段階的に出力Ｈが自動的に漸減又は漸増す
るミューティングをかけることができる。更に、入力係
数値に応じてアッテネーション・レベルも多段階（２の
ｍ乗しベル）に設定することができる。

第４図は本発明の第２の実施例を示すブロック図である
。この第４図において、１０はイネーブル制御信号Ｋに
よりその動作を停止できるイネーブル付きｎ値検出回路
、１８はＯＲ回路である。

その他は第１図の第１の実施例と同じである。

以下、その動作について説明する。基本的な動作は第１
の実施例と同じである。つまり、イネーブル制御信号Ｋ
が“Ｌ″レベルときはｎ値検出回路１０の出力は“Ｌ″
となり、第１の実施例と同じ動作をする。

イネーブル制御信号が“Ｈルベルになると、ｎ値検出回
路１０の出力か“Ｈ゛レベルなって係数生成回路２への
クロック供給が停止し、係数生成回路２から一定の係数
Ｊが出力され続ける。

そして、ディジタルデータ人力Ａが値“ｎ″に一致する
と、ｎ値検出回路１０の出力が“Ｌ″レベルもどって係
数生成回路２にクロックが供給され、第１の実施例と同
じ動作をする。

以上のように、第２の実施例によれば、イネーブル付き
ｎ値検出回路１０を用いることにより、入力データのあ
る値への変化に同期してミューティング動作を実行する
ことかできる。

尚、以上の実施例ではアップ・ダウン・カウンター４の
クロックとしてワードクロック信号Ｃをそのまま用いた
か、このワードクロックを分周したクロックを用いても
よい。

また、アップ・ダウン・カウンター４のクロックを複数
のクロックから選択し、或いはクロックを分周できるよ
うにすることでミューティング開始からの増減時間を選
択することも可能である。

また、複数のｎ値検出回路５を設けたり、その検出値を
設定できるようにすることで検出レベルを可変にするこ
とも可能であることは言うまでもない。

（発明の効果）以上のように、本発明のミューティング装置によれば、
漸減又は漸増する係数を出力する係数生成回路と、この
係数出力とディジタルデータ入力との乗算結果を出力す
る乗算回路とを備えるので、単位時間あたりの出力変化
量が小さく、クリック音などの雑音を発生しない。

また、ミューティング制御信号のエツジ検出出力とアッ
テネーション制御信号との論理和出力によってアップ・
ダウン・カウンターの係数プリセットを行うようにする
と、ミューティング動作に加えて多レベルのアッテネー
ション動作を実行させることもてきる。

更に、係数生成回路の出力増減動作をイネーブル制御す
るイネーブル付きｎ値検出回路を設けると、ディジタル
データ人力の値でミューティング動作を制御することが
できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるミューティング
装置のブロック図、第２図は第１図中の係数生成回路の
ブロック図、第３図は第１図中のシリアル乗算回路のブ
ロック図である。第４図は第２の実施例におけるミュー
ティング装置のブロック図である。第５図は従来のミュ
ーティング装置のブロック図である。１・・・パラレル／シリアル変換回路２・・係数生成回路３・・・シリアル乗算回路４・・プリセット型アップ・ダウン・カウンター５・・
ｎ値検出回路６・・・エツジ検出回路７．８．９・・・ＯＲ回路１０・・・イネーブル付きｎ値検出回路１２・・・シリ
アル乗算器１３・・・セレクター特許出願人　松下電器産業株式会社代　理　人　弁理士　前　　１）　　弘−第５図１・・・パラレル／シリアル変換回路２・・・係数生成回路３・・・シリアル乗算回路４・・・プリセット型ア・ツブ・ダウン・カウンター５
・・・ｎ値検出回路６・・・エツジ検出回路７．８．９・・・ＯＲ回路１０・・・イネーブル付きｎ値検出回路１２・・・シリ
アル乗算器１３・・・セレクター第１図

Claims

【特許請求の範囲】

（１）漸減又は漸増する係数を出力する係数生成回路と
、ディジタルデータ入力と前記係数生成回路の係数出力と
の乗算結果を出力する乗算回路とを備えていることを特
徴とするミューティング装置。
（２）係数生成回路は、ミューティング制御信号のエッジを検出するエッジ検出
回路と、該エッジ検出回路の出力とアッテネーション制御信号と
の論理和を出力する論理回路と、該論理回路の論理和出
力により係数入力がプリセットされるアップ・ダウン・
カウンターと、該アップ・ダウン・カウンターの出力と
既定値ｎとの一致を検出するｎ値検出回路と、該ｎ値検出回路の出力を受けて前記アップ・ダウン・カ
ウンターへのクロック信号の供給を停止する制御回路と
を備えていることを特徴とする請求項（１）記載のミュ
ーティング装置。
（３）ディジタルデータ入力と既定値ｎとの一致を検出
するイネーブル付きｎ値検出回路を備え、該ｎ値検出回
路の出力により係数生成回路が係数出力増減動作をイネ
ーブルすることを特徴とする請求項（１）又は（２）記
載のミューティング装置。