JPS6314529B2 - - Google Patents
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- Publication number
- JPS6314529B2 JPS6314529B2 JP55175099A JP17509980A JPS6314529B2 JP S6314529 B2 JPS6314529 B2 JP S6314529B2 JP 55175099 A JP55175099 A JP 55175099A JP 17509980 A JP17509980 A JP 17509980A JP S6314529 B2 JPS6314529 B2 JP S6314529B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- agc
- level
- level detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/002—Volume compression or expansion in amplifiers in untuned or low-frequency amplifiers, e.g. audio amplifiers
- H03G7/005—Volume compression or expansion in amplifiers in untuned or low-frequency amplifiers, e.g. audio amplifiers using discontinuously variable devices, e.g. switch-operated
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、高ダイナミツク・レンジ・デジタル
AGC方式、特に入力段に可変アツテネータをも
うけてダイナミツク・レンジを拡大するよう構成
すると共に、可変アツテネータの減衰量が変更さ
れたとき、AGC係数発生回路から出力される
AGC係数を変更せしめて、出力信号の不連続性
を解消するようにした高ダイナミツク・レンジ・
デジタルAGC方式に関するものである。
AGC方式、特に入力段に可変アツテネータをも
うけてダイナミツク・レンジを拡大するよう構成
すると共に、可変アツテネータの減衰量が変更さ
れたとき、AGC係数発生回路から出力される
AGC係数を変更せしめて、出力信号の不連続性
を解消するようにした高ダイナミツク・レンジ・
デジタルAGC方式に関するものである。
入力アナログ信号を受信するに当つて、例えば
μ−law形の圧伸Ａ／Ｄ変換器と符号変換回路と
乗算器と出力レベル検出回路とAGC係数発生回
路とを用いて、デジタルAGCをかけるようにす
ることが知られている。このようなデジタル
AGC方式においては、 (A) 出来るだけ広いレンジにわたる入力アナログ
信号レベルの変動に対して、可能な限ぎり一定
な出力レベル信号を供給する。
μ−law形の圧伸Ａ／Ｄ変換器と符号変換回路と
乗算器と出力レベル検出回路とAGC係数発生回
路とを用いて、デジタルAGCをかけるようにす
ることが知られている。このようなデジタル
AGC方式においては、 (A) 出来るだけ広いレンジにわたる入力アナログ
信号レベルの変動に対して、可能な限ぎり一定
な出力レベル信号を供給する。
(B) AGC内において付加される危険性のある雑
音や歪を出来るだけ低く抑える、 (C) 無信号時から有信号時に切替わる際に出来る
だけ早く所定のレベルに引込む、 (D) 実現される回路規模が出来るだけ小さくかつ
経済的である、 などの点を正しく解決することが望まれる。
音や歪を出来るだけ低く抑える、 (C) 無信号時から有信号時に切替わる際に出来る
だけ早く所定のレベルに引込む、 (D) 実現される回路規模が出来るだけ小さくかつ
経済的である、 などの点を正しく解決することが望まれる。
本発明は特に上記(A)および(C)を解決することを
目的としており、本発明の高ダイナミツク・レン
ジ・デジタルAGC方式は、圧伸Ａ／Ｄ変換器の
出力側に符号変換回路をもうけると共に、出力信
号のレベルを検出する出力レベル検出回路と該出
力レベル検出回路からの出力にもとづいてAGC
係数を発生するAGC係数発生回路とをもうけ、
該AGC係数発生回路からの出力にもとづいて上
記符号変換回路からの出力を乗算し、上記出力信
号を得るよう構成したデジタルAGC方式におい
て、上記圧伸Ａ／Ｄ変換器の入力側に可変アツテ
ネータをもうけると共に、上記圧伸Ａ／Ｄ変換器
の出力レベルを検出するレベル検出回路と該レベ
ル検出回路からの出力にもとづいて上記可変アツ
テネータの減衰量を制御する減衰量制御回路とを
もうけ、かつ上記レベル検出回路からの出力にも
とづいて上記可変アツテネータの減衰量が変更さ
れるとき、上記レベル検出回路からの制御によつ
て上記AGC係数発生回路によつて発生される
AGC係数を制御するよう構成されてなり、上記
AGC係数発生回路は、上記符号変換回路の出力
レベルを抽出するレベル抽出回路からの出力にも
とづいて初期値がプリセツトされるよう構成され
てなることを特徴としている。以下図面を参照し
つつ説明する。
目的としており、本発明の高ダイナミツク・レン
ジ・デジタルAGC方式は、圧伸Ａ／Ｄ変換器の
出力側に符号変換回路をもうけると共に、出力信
号のレベルを検出する出力レベル検出回路と該出
力レベル検出回路からの出力にもとづいてAGC
係数を発生するAGC係数発生回路とをもうけ、
該AGC係数発生回路からの出力にもとづいて上
記符号変換回路からの出力を乗算し、上記出力信
号を得るよう構成したデジタルAGC方式におい
て、上記圧伸Ａ／Ｄ変換器の入力側に可変アツテ
ネータをもうけると共に、上記圧伸Ａ／Ｄ変換器
の出力レベルを検出するレベル検出回路と該レベ
ル検出回路からの出力にもとづいて上記可変アツ
テネータの減衰量を制御する減衰量制御回路とを
もうけ、かつ上記レベル検出回路からの出力にも
とづいて上記可変アツテネータの減衰量が変更さ
れるとき、上記レベル検出回路からの制御によつ
て上記AGC係数発生回路によつて発生される
AGC係数を制御するよう構成されてなり、上記
AGC係数発生回路は、上記符号変換回路の出力
レベルを抽出するレベル抽出回路からの出力にも
とづいて初期値がプリセツトされるよう構成され
てなることを特徴としている。以下図面を参照し
つつ説明する。
第１図は本発明の一実施例構成、第２図は第１
図図示の可変アツテネータの一実施例構成、第３
図は第１図図示の圧伸Ａ／Ｄ変換器または符号変
換回路からの一実施例出力コード、第４図は第１
図図示のレベル検出回路の一実施例構成、第５図
は第１図図示の出力レベル検出回路とAGC係数
発生回路との一実施例構成、第６図は第１図図示
のAGC係数初期値設定回路の一実施例構成を示
す。
図図示の可変アツテネータの一実施例構成、第３
図は第１図図示の圧伸Ａ／Ｄ変換器または符号変
換回路からの一実施例出力コード、第４図は第１
図図示のレベル検出回路の一実施例構成、第５図
は第１図図示の出力レベル検出回路とAGC係数
発生回路との一実施例構成、第６図は第１図図示
のAGC係数初期値設定回路の一実施例構成を示
す。
第１図において、１は圧伸Ａ／Ｄ変換器、２は
符号変換回路、３は乗算器、４は出力レベル検出
回路、５はAGC係数発生回路、６はレベル検出
回路、７は減衰量制御回路、８は遅延回路、９は
可変アツテネータ、１０はセグメント・ビツト検
出回路であつて本発明にいうレベル抽出回路に対
応するもの、１１はAGC係数初期値設定回路を
表わしている。
符号変換回路、３は乗算器、４は出力レベル検出
回路、５はAGC係数発生回路、６はレベル検出
回路、７は減衰量制御回路、８は遅延回路、９は
可変アツテネータ、１０はセグメント・ビツト検
出回路であつて本発明にいうレベル抽出回路に対
応するもの、１１はAGC係数初期値設定回路を
表わしている。
従来のデジタルAGC方式においては、第１図
図示点線枠内の構成が存在していなかつたものと
考えてよい。そして、入力アナログ信号は圧伸
Ａ／Ｄ変換器１に直接入力され、例えばμ−law
にしたがつたPCMコードに変換される。符号変
換回路２は上記PCMコードを２の補数値に変換
して乗算器３に供給する。乗算器３にはAGC係
数発生回路５からのAGC係数が供給されており、
乗算器３の出力が出力信号として出力される。こ
のとき、該出力信号のレベルは出力レベル検出回
路４によつて検出され、それに対応するAGC係
数がAGC係数発生回路５によつて発生されて乗
算器３に供給される。
図示点線枠内の構成が存在していなかつたものと
考えてよい。そして、入力アナログ信号は圧伸
Ａ／Ｄ変換器１に直接入力され、例えばμ−law
にしたがつたPCMコードに変換される。符号変
換回路２は上記PCMコードを２の補数値に変換
して乗算器３に供給する。乗算器３にはAGC係
数発生回路５からのAGC係数が供給されており、
乗算器３の出力が出力信号として出力される。こ
のとき、該出力信号のレベルは出力レベル検出回
路４によつて検出され、それに対応するAGC係
数がAGC係数発生回路５によつて発生されて乗
算器３に供給される。
従来上述の如く構成されているが、入力アナロ
グ信号の変動がきわめて大きくて圧伸Ａ／Ｄ変換
器１によつて得られるダイナミツク・レンジのみ
で不十分な場合が生じる。このために、本発明に
おいては、圧伸Ａ／Ｄ変換器１の入力段に可変ア
ツテネータ９をもうけて上記入力アナログ信号の
大きいレベル変動に対処できるようにしている。
該可変アツテネータ９は次のように制御される。
即ち圧伸Ａ／Ｄ変換器１の出力をレベル検出回路
６によつて検出し、圧伸Ａ／Ｄ変換器１の出力が
或る第１の閾値を超えるとき、減衰量制御回路７
によつて可変アツテネータ９による減衰量を大に
する。そして可変アツテネータ９に対する制御に
は一般にヒステリシス特性を与えて、可変アツテ
ネータ９による減衰量が非所望にたびたび変更さ
れないようにされる。しかし、雑音や急激なレベ
ル変動などの影響によつて可変アツテネータ９に
よる減衰量が切替わることがあり、これによつ
て、第１図図示の出力信号レベルに急激な変化を
生じることが生じる。
グ信号の変動がきわめて大きくて圧伸Ａ／Ｄ変換
器１によつて得られるダイナミツク・レンジのみ
で不十分な場合が生じる。このために、本発明に
おいては、圧伸Ａ／Ｄ変換器１の入力段に可変ア
ツテネータ９をもうけて上記入力アナログ信号の
大きいレベル変動に対処できるようにしている。
該可変アツテネータ９は次のように制御される。
即ち圧伸Ａ／Ｄ変換器１の出力をレベル検出回路
６によつて検出し、圧伸Ａ／Ｄ変換器１の出力が
或る第１の閾値を超えるとき、減衰量制御回路７
によつて可変アツテネータ９による減衰量を大に
する。そして可変アツテネータ９に対する制御に
は一般にヒステリシス特性を与えて、可変アツテ
ネータ９による減衰量が非所望にたびたび変更さ
れないようにされる。しかし、雑音や急激なレベ
ル変動などの影響によつて可変アツテネータ９に
よる減衰量が切替わることがあり、これによつ
て、第１図図示の出力信号レベルに急激な変化を
生じることが生じる。
第１図図示においては、この点をもあわせて解
決するために、可変アツテネータ９による減衰量
が変化される状態が生じたとき、レベル検出回路
６からの出力によつて遅延回路８を介してAGC
係数発生回路５を制御し、該AGC係数発生回路
５によつて発生されるAGC係数を上記可変アツ
テネータ９による減衰量の変化に対応して変化さ
せるようにする。即ち、可変アツテネータ９によ
る減衰量の変化による影響が上記乗算器３に現わ
れてくる時点に対応してAGC係数を変化させて、
出力信号レベルが急変することを防ぐようにす
る。
決するために、可変アツテネータ９による減衰量
が変化される状態が生じたとき、レベル検出回路
６からの出力によつて遅延回路８を介してAGC
係数発生回路５を制御し、該AGC係数発生回路
５によつて発生されるAGC係数を上記可変アツ
テネータ９による減衰量の変化に対応して変化さ
せるようにする。即ち、可変アツテネータ９によ
る減衰量の変化による影響が上記乗算器３に現わ
れてくる時点に対応してAGC係数を変化させて、
出力信号レベルが急変することを防ぐようにす
る。
更に第１図図示の構成においては、無信号時か
ら有信号時に切替わつた際において、出来るだけ
早く所定レベルに引込まれるようにするために、
AGC係数初期値設定回路１１をもうけ、上記切
替わり時における符号変換回路２を出力について
の上位ビツト（セグメント・ビツト）を所定期間
分抽出し、これにもとづいてAGC係数初期値設
定回路１１が初期値を設定してAGC係数発生回
路５に渡すようにする。即ち上記早期引込みを達
成するようにする。
ら有信号時に切替わつた際において、出来るだけ
早く所定レベルに引込まれるようにするために、
AGC係数初期値設定回路１１をもうけ、上記切
替わり時における符号変換回路２を出力について
の上位ビツト（セグメント・ビツト）を所定期間
分抽出し、これにもとづいてAGC係数初期値設
定回路１１が初期値を設定してAGC係数発生回
路５に渡すようにする。即ち上記早期引込みを達
成するようにする。
第２図は可変アツテネータの一実施例構成を示
し、１２は演算増幅器であり、例えばスイツチ
SW1をオンすることによつて減衰量は 20log10R0／R1〔dB〕 とされる。
し、１２は演算増幅器であり、例えばスイツチ
SW1をオンすることによつて減衰量は 20log10R0／R1〔dB〕 とされる。
第１図図示の圧伸Ａ／Ｄ変換器１の構成は周知
のものであり、Ａ−law又はμ−lawの圧伸コー
ダを用いることができる。これによつてPCMに
変換されたコードは第３図図示の如きフオーマツ
トをもち、＃１ないし＃３ビツトがセグメント・
ビツトを構成している。
のものであり、Ａ−law又はμ−lawの圧伸コー
ダを用いることができる。これによつてPCMに
変換されたコードは第３図図示の如きフオーマツ
トをもち、＃１ないし＃３ビツトがセグメント・
ビツトを構成している。
第１図図示の符号変換回路２は、圧伸Ａ／Ｄ変
換器１から出力された圧伸コードを演算の行ない
易い２の補数表示の線形コードに変換するもので
あり、例えばμ−lawの場合で言えば８ビツト・
アドレスで14ビツトの出力を得るROMによつて
容易に実現できる。
換器１から出力された圧伸コードを演算の行ない
易い２の補数表示の線形コードに変換するもので
あり、例えばμ−lawの場合で言えば８ビツト・
アドレスで14ビツトの出力を得るROMによつて
容易に実現できる。
第４図は第１図図示のレベル検出回路６の一実
施例を示し、符号１３，１４は夫々比較回路、１
５はアツプ／ダウン・カウンタ、１６は１／Ｎ分
周器、１７はセツト・リセツト・フリツプ・フロ
ツプ、１８はオア回路を表わしている。図示の場
合、可変アツテネータ９のスイツチ数が２個の場
合に対応し、入力レベルが或る１つの閾値TH1
を超えると減衰量を切替えるようフリツプ・フロ
ツプ１７をセツトし、以后入力レベルが他の閾値
TH2以下となる時間が所定時間以下継続される
とフリツプ・フロツプ１７はリセツトされる。即
ちヒステリシス特性をもつようにされる。
施例を示し、符号１３，１４は夫々比較回路、１
５はアツプ／ダウン・カウンタ、１６は１／Ｎ分
周器、１７はセツト・リセツト・フリツプ・フロ
ツプ、１８はオア回路を表わしている。図示の場
合、可変アツテネータ９のスイツチ数が２個の場
合に対応し、入力レベルが或る１つの閾値TH1
を超えると減衰量を切替えるようフリツプ・フロ
ツプ１７をセツトし、以后入力レベルが他の閾値
TH2以下となる時間が所定時間以下継続される
とフリツプ・フロツプ１７はリセツトされる。即
ちヒステリシス特性をもつようにされる。
第５図は第１図図示の出力レベル検出回路４と
AGC係数発生回路５との一実施例構成を示し、
１９はセレクタであつて無信号時から有信号時に
切替わる際に「切期値」側を選択するもの、２０
は遅延回路、２１はセレクタであつてレベル検出
回路６からの信号に応じてβと１／βとのいずれ
かを選択するもの（なお初期値を与えるとき値
「１」が選択される）、２２，２３は夫々微分回
路、２４ないし２６は夫々乗算器、２７は減算
器、２８は加算器を表わしている。
AGC係数発生回路５との一実施例構成を示し、
１９はセレクタであつて無信号時から有信号時に
切替わる際に「切期値」側を選択するもの、２０
は遅延回路、２１はセレクタであつてレベル検出
回路６からの信号に応じてβと１／βとのいずれ
かを選択するもの（なお初期値を与えるとき値
「１」が選択される）、２２，２３は夫々微分回
路、２４ないし２６は夫々乗算器、２７は減算
器、２８は加算器を表わしている。
符号変換回路２からの出力は２の補数表示とな
つているので、演算によつてレベル検出を行ない
かつAGC係数を抽出することができる。可変ア
ツテネータ９によつて或る１つのスイツチが選ば
れている状態では、セレクタ２１によつてβ又は
１／βのいずれか一方が選ばれており、セレクタ
１９は加算器２８の出力側を選択しており、所望
のAGC係数を乗算器３に供給している。この状
態において、可変アツテネータ９による減衰量が
切替えられる状態になると、セレクタ２１はβ又
は１／βのいずれか他方を選ぶように切替わり、
可変アツテネータ９による減衰量の切替わりに対
応したAGC係数を乗算器３に供給するようにさ
れる。また入力アナログ信号が無信号状態から有
信号状態に切替わる場合には、セレクタ１９によ
つて初期値19が選ばれ、これを乗算器３に供給し
て早期引込みを行なうようにされる。
つているので、演算によつてレベル検出を行ない
かつAGC係数を抽出することができる。可変ア
ツテネータ９によつて或る１つのスイツチが選ば
れている状態では、セレクタ２１によつてβ又は
１／βのいずれか一方が選ばれており、セレクタ
１９は加算器２８の出力側を選択しており、所望
のAGC係数を乗算器３に供給している。この状
態において、可変アツテネータ９による減衰量が
切替えられる状態になると、セレクタ２１はβ又
は１／βのいずれか他方を選ぶように切替わり、
可変アツテネータ９による減衰量の切替わりに対
応したAGC係数を乗算器３に供給するようにさ
れる。また入力アナログ信号が無信号状態から有
信号状態に切替わる場合には、セレクタ１９によ
つて初期値19が選ばれ、これを乗算器３に供給し
て早期引込みを行なうようにされる。
該初期値を抽出するために、第１図図示のセグ
メント・ビツト検出回路１０は、符号変換回路２
の出力コードについての第３図に対応するセグメ
ント・ビツトを抽出する。そしてAGC係数初期
値設定回路１１に供給される。
メント・ビツト検出回路１０は、符号変換回路２
の出力コードについての第３図に対応するセグメ
ント・ビツトを抽出する。そしてAGC係数初期
値設定回路１１に供給される。
第６図は該AGC係数初期値設定回路１１の一
実施例構成を示している。図中２９は比較回路、
３０はセレクタ、３１はラツチ、３２はROMで
あつて初期値を索引によつて抽出するもの、３３
は１／Ｍ分周器、３４はフリツプ・フロツプ、３
５はアンド回路を表わしている。
実施例構成を示している。図中２９は比較回路、
３０はセレクタ、３１はラツチ、３２はROMで
あつて初期値を索引によつて抽出するもの、３３
は１／Ｍ分周器、３４はフリツプ・フロツプ、３
５はアンド回路を表わしている。
有信号状態となつてキヤリヤ・デテクト信号
CDが検出されたときにフリツプ・フロツプ３４
がセツトされ、以后クロツクfsがＭ個到来するま
での間アンド回路３５を介してＭ回分ラツチ３１
によるラツチ動作が行なわれる。そして、第１図
図示のセグメント・ビツト検出回路１０からのセ
グメント・ビツトについて比較回路２９とセレク
タ３０とによる最大値検出論理が行なわれ、Ｍ回
ラツチ動作が行なわれる間の最大値をもつセグメ
ント・ビツトの値が最後にラツチ３１にラツチさ
れる。この値によつてROM３２が索引され、第
５図図示のセレクタ１９に対して「初期値」とし
て与えられる。
CDが検出されたときにフリツプ・フロツプ３４
がセツトされ、以后クロツクfsがＭ個到来するま
での間アンド回路３５を介してＭ回分ラツチ３１
によるラツチ動作が行なわれる。そして、第１図
図示のセグメント・ビツト検出回路１０からのセ
グメント・ビツトについて比較回路２９とセレク
タ３０とによる最大値検出論理が行なわれ、Ｍ回
ラツチ動作が行なわれる間の最大値をもつセグメ
ント・ビツトの値が最後にラツチ３１にラツチさ
れる。この値によつてROM３２が索引され、第
５図図示のセレクタ１９に対して「初期値」とし
て与えられる。
以上説明した如く、本発明によれば、入力アナ
ログ信号の信号レベルが圧伸Ａ／Ｄ変換器のダイ
ナミツク・レンジを超えるような場合にも、
AGC方式のダイナミツク・レンジを拡大するこ
とが可能となりかつ出力信号における非所望な不
連続性がなくなる。また早期引込みが可能とな
る。
ログ信号の信号レベルが圧伸Ａ／Ｄ変換器のダイ
ナミツク・レンジを超えるような場合にも、
AGC方式のダイナミツク・レンジを拡大するこ
とが可能となりかつ出力信号における非所望な不
連続性がなくなる。また早期引込みが可能とな
る。
第１図は本発明の一実施例構成、第２図は第１
図図示の可変アツテネータの一実施例構成、第３
図は第１図図示の圧伸Ａ／Ｄ変換器または符号変
換回路からの一実施例出力コード、第４図は第１
図図示のレベル検出回路の一実施例構成、第５図
は第１図図示の出力レベル検出回路とAGC係数
発生回路との一実施例構成、第６図は第１図図示
のAGC係数初期値設定回路の一実施例構成を示
す。 図中、１は圧伸Ａ／Ｄ変換器、２は符号変換回
路、３は乗算器、４は出力レベル検出回路、５は
AGC係数発生回路、６はレベル検出回路、７は
減衰量制御回路、８は遅延回路、９は可変アツテ
ネータ、１０はレベル抽出回路、１１はAGC係
数初期値設定回路を表わす。
図図示の可変アツテネータの一実施例構成、第３
図は第１図図示の圧伸Ａ／Ｄ変換器または符号変
換回路からの一実施例出力コード、第４図は第１
図図示のレベル検出回路の一実施例構成、第５図
は第１図図示の出力レベル検出回路とAGC係数
発生回路との一実施例構成、第６図は第１図図示
のAGC係数初期値設定回路の一実施例構成を示
す。 図中、１は圧伸Ａ／Ｄ変換器、２は符号変換回
路、３は乗算器、４は出力レベル検出回路、５は
AGC係数発生回路、６はレベル検出回路、７は
減衰量制御回路、８は遅延回路、９は可変アツテ
ネータ、１０はレベル抽出回路、１１はAGC係
数初期値設定回路を表わす。
Claims (1)
- １ 圧伸Ａ／Ｄ変換器の出力側に符号変換回路を
もうけると共に、出力信号のレベルを検出する出
力レベル検出回路と該出力レベル検出回路からの
出力にもとづいてAGC係数を発生するAGC係数
発生回路とをもうけ、該AGC係数発生回路から
の出力にもとづいて上記符号変換回路からの出力
を乗算し、上記出力信号を得るよう構成したデジ
タルAGC方式において、上記圧伸Ａ／Ｄ変換器
の入力側に可変アツテネータをもうけると共に、
上記圧伸Ａ／Ｄ変換器の出力レベルを検出するレ
ベル検出回路と該レベル検出回路からの出力にも
とづいて上記可変アツテネータの減衰量を制御す
る減衰量制御回路とをもうけ、かつ上記レベル検
出回路からの出力にもとづいて上記可変アツテネ
ータの減衰量が変更されるとき、上記レベル検出
回路からの制御によつて上記AGC係数発生回路
によつて発生されるAGC係数を制御するよう構
成されてなり、上記AGC係数発生回路は、上記
符号変換回路の出力レベルを抽出するレベル抽出
回路からの出力にもとづいて初期値がプリセツト
されるよう構成されてなることを特徴とする高ダ
イナミツク・レンジ・デジタルAGC方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17509980A JPS5799010A (en) | 1980-12-11 | 1980-12-11 | High dynamic range digital agc system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17509980A JPS5799010A (en) | 1980-12-11 | 1980-12-11 | High dynamic range digital agc system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799010A JPS5799010A (en) | 1982-06-19 |
| JPS6314529B2 true JPS6314529B2 (ja) | 1988-03-31 |
Family
ID=15990231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17509980A Granted JPS5799010A (en) | 1980-12-11 | 1980-12-11 | High dynamic range digital agc system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5799010A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312553A (ja) * | 1994-05-19 | 1995-11-28 | Nec Corp | Ａ／ｄ変換回路 |
| US7076225B2 (en) * | 2001-02-16 | 2006-07-11 | Qualcomm Incorporated | Variable gain selection in direct conversion receiver |
| JP4516975B2 (ja) * | 2007-04-06 | 2010-08-04 | アンリツ株式会社 | デジタイザ |
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Family Cites Families (3)
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-
1980
- 1980-12-11 JP JP17509980A patent/JPS5799010A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5799010A (en) | 1982-06-19 |
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