JPH04130773A - サイリスタ素子 - Google Patents
サイリスタ素子Info
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- JPH04130773A JPH04130773A JP25026390A JP25026390A JPH04130773A JP H04130773 A JPH04130773 A JP H04130773A JP 25026390 A JP25026390 A JP 25026390A JP 25026390 A JP25026390 A JP 25026390A JP H04130773 A JPH04130773 A JP H04130773A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は微小な整流素子、特にサイリスタに関する。
従来のサイリスタ素子のアノード層、或いはカソード層
は、不純物をドープした半導体の拡散層もしくはエピタ
キシャル成長層を使用していた。
は、不純物をドープした半導体の拡散層もしくはエピタ
キシャル成長層を使用していた。
従来のサイリスタ素子では素子の微細化を図る場合、微
細加工技術とりソグラフィ技術によって寸法が制約され
る問題があった。 本発明は、微小なサイリスタ素子の作製を可能とするデ
バイス構造を提供することにある。 ［課題を解決するための手段］ 本発明においては、微小なサイリスタ素子を作製するた
めには、不純物をドープした半導体ホイスカを用いる。 ［作用］ 不純物をドープした半導体のホイスカをアノード、又は
カソードとして用いることで微細加工技術の制約を受け
ることなく微小なサイリスタ素子を作製できる。 ホイスカは微小であるため、ホイスカとゲート層の間の
寄生容量は小さく、素子の高速化を達成できる。 ホイスカは転位等の格子欠陥がない完全結晶に近い性質
を有するため、飽和電流密度を大きくでき、微小な寸法
に拘らず大電流を流すことが可能となる。 素子領域に占めるホイスカの面積は極めて小さいため、
光トリガ−・サイリスタの場合、受光面積を大きくとる
ことができる。 微小なサイリスタ素子は、バイポーラ素子等の能動素子
と複合化できる。 ［実施例］ （実施例１） 第１図に、本発明によるサイリスタ素子のデバイス構造
の一実施例を示す。第１図（、）は単体素子の場合であ
り、ｐｎｐトランジスタの２層２の界面にドナー不純物
を高濃度にドープしたｎ型半導体からなるホイスカ１を
カソードとして設けてサイリスタ素子を形成する場合で
ある。ｐｎｐトランジスタの代わりにｎｐｎ トランジ
スタを使い、ｎｐｎトランジスタにアクセプタ不純物を
ドープしたｐ型半導体からなるホイスカ１をアノードと
して設けることも可能である。 ｐｎｐ、或いはｎｐｎトランジスタの材料にはＧ ａ
Ａ ｓ、ＩｎＡｓ、ＡｌＧａＡｓ等の化合物半導体を用
いるが、２種類以上の材料を組み合わせてペテロ構造と
することも可能である。ホイスカ１にも化合物半導体を
用いるが、ｐｎｐ、或いはｎｐｎトランジスタと異なる
材料を用いてもよい。本実施例ではホイスカ１は基板に
垂直な方向に成長させているが、斜め方向に成長させて
もよい。 第１図（ｂ）はサイリスタ素子の耐圧向上を図った変形
例であり、ｎｐｎトランジスタにＰ型半導体のホイスカ
１を設けてサイリスタを形成する場合、カソード側のｐ
ｎ接合界面にアンドープ層９を挿入する。ｐｎｐｈラン
ジスタにｎ型半導体のホイスカ１を設ける場合は、アノ
ード側のｐｎ接合にアンドープ層９を挿入する。 第１図（ｃ）はプレナー構造の一実施例であり、半導体
基板、或いはガラス基板１０にサイリスタ素子を形成す
る。この場合の製造方法を第２図に示す。 Ｇ ａ Ａ ｓのｐｎｐトランジスタに、ｎ型のＧａＡ
ｓホイスカ１を成長させる場合について説明するが、ｎ
ｐｎトランジスタにＰ型のホイスカ１を成長させる場合
でも製造方法はほとんど同じである。説明を簡単にする
ため、ホイスカ１は基板に垂直な方向に設ける。 （ａ）半絶縁性ＧａＡｓ基板１０の上にｐ”−ＧａＡｓ
８（５Ｘ １０”／ａｌ）を５００ｎｍ、ｐ−ＧａＡｓ
４ （Ｉ Ｘｌ ０１４／ａｌ）を５００ｎ＋＋＋、
ｎ−ＧａＡｓ３ （Ｉ Ｘ １０１７／ｄ）を２００ｎ
ａ＋、 ｐ−ＧａＡｓ２（ｌ Ｘ １０”／ａＪ）を１
１００ｎ、ＭＢＥ（分子線エピタキシー）法で堆積させ
る。 （ｂ）エツチングによって素子の原形を形成した後、プ
ラズマＣＶＤ（化学気相堆積）法で５ｉｎ２膜１１を２
Ｏｒ＋＋ｗ被覆する。 （ｃ）ホイスカ１を成長させる領域で５ｉｎ２膜１１を
除去してＧ ａ Ａ ｓ界面を露出させ、露出したＧａ
Ａｓ界面に ｎ”−ＧａＡｓ（５Ｘ １０”／ｃｄ）の
ホイスカ１をＭＯＣＶＤ（有機金属化学気相堆積）法で
形成する。ホイスカを成長させる際の基板温度は４６０
’Ｃであり、ホイスカ１の直径は約０．１μ閣、長さは
０６５μ層以上である。 （ｄ）ホイスカ１の保護膜１１としてＳｉｏ２をプラズ
マＣＶＤ法で約３０ｎｍ被覆し、平坦化絶縁膜１２とし
て耐熱性高分子樹脂を３００ｎｍ塗布した後、再び５ｉ
ｎ２膜１１を約２００ｎｍ被着する。 （ｅ）アノードとゲートのオーミック電極形成領域で絶
縁膜を除去してＧａＡｓ表面を露出させ、ノンアロイ・
オーミック電極６としてｐ”−Ｇｅ（２Ｘ１０”／ａ＆
）をＣＶＤ法で選択成長させる。この後、保護ｌＩｌ緑
膜１１としてＳｉｎ、を約２０ｎｍ被覆する。 ホイスカ１の先端部分のＳｉｏ、膜を除去して、ホイス
カ１の先端を露出させた後、カソードのノンアロイ・オ
ーミック電極６として、ｎ”−Ｇｅ（３Ｘ１０１９／（
！＋？）をＣＶＤ法で等方的に成長させる。 （ｆ）アノードとゲートのｐ”−Ｇｅを露出させた後、
配線金属としてＡ１膜をスパッタ法で１μｍ被着し、加
工して配線１４を形成する。 以上で本発明のサイリスタ素子は完成する。 半導体層２、半導体層３は、イオン打ち込み法を用いて
形成することも可能である。 （実施例２） ｎｐｎ、或いはｐｎｐトランジスタにはＳｉ、Ｇｅ、
ＳｉＣ，５ｉＧｅ等の半導体、或いはアモルファス半
導体を用いることも可能である。これらの材料は結晶構
造が等方的なので、化合物半導体のホイスカを成長させ
る場合、下地基板の結晶方向による成長速度の差が顕著
でなく表面から数十〜数百原子層ではホイスカではなく
バルクで成長し、そのバルクを下地としてホイスカが成
長する。 このため、ホイスカ１の形状は第１図に示すような完全
な針状ではなく、裾を引くようになる。 但し、このことは本発明のサイリスタ素子の動作にとっ
て重要な障害とはならない。 （実施例３） ホイスカ１は、化合物半導体以外に、Ｓｉ、 Ｇｅ、或
いはＳｊ、Ｃ，５ｉＧｅ等の半導体材料を用いることも
できる。この場合の一実施例としてＧｅを用いた場合を
第３図に示す。これらの材料では結晶方向による成長速
度の差が化合物半導体の場合はど顕著でないため、ホイ
スカ１の裾の広がりは実施例２の場合よりも更に大きく
なり、寸法、形状の制御が難しくなる０反面、化合物半
導体のホイスカの場合より材料費を安価にでき、ホイス
カ１の機械的強度（特に脆性）を大きくできる長所があ
る。 本実施例の場合ではｐｎｐ、又はｎｐｎトランジスタを
Ｓｉで作製し、ホイスカ１にバンドギャップの小さい５
ｉＧｅを用いることで、ホイスカ１への電流を流れ易く
したサイリスタ素子、或いはｐｎｐ、又はｎｐｎトラン
ジスタを高温半導体である ＳｉＣで作製し、ホイスカ
１に Ｓｉを用いることで高温動作用としたサイリスタ
素子等を作製することも可能になる。 （実施例４） 光トリガー型のサイリスタ素子を作製する場合の一実施
例を第４図に示す。ｎ型半導体層２とｎ型半導体層３の
界面は逆方向に電圧が印加されるため、空乏層が生じて
電流は流れない。しかし。 光が照射されてキャリアが発生すれば電子雪崩によって
大電流が流れるようになる。 半導体層２，３の界面は光が入射され易くなるように傾
斜を付けてエツチングする。 光トリガー型のサイリスタ素子の他の実施例を第５図（
ａ）に示す、基板１０の上に半導体層８、半導体層４、
半導体層３．半導体層２を成長させた後、ゲート層であ
る半導体層２をエツチングによって形成する。半導体層
２と半導体層３の界面近傍は空乏化するため、ゲート層
２のエツチングは完全に行なう必要はなく、数ｎｍ程度
のエツチング残りがあってもよい。透明絶縁膜１３（ガ
ラス、或いはＳｉｎ、等）を被覆し、ゲート層２の上で
透明＃＠縁膜１３を除去してｎ型半導体のホイスカ１を
選択成長させた後、オーミック電極６を形成することで
本実施例のサイリスタ素子は完成する。ゲート層２のパ
ターン周辺に光が照射されれば半導体層２と半導体層３
の間を電流が流れるようになる。ホイスカ１の占有面積
は極めて小さいため、ゲートＭ２の面積も／ｈさくでき
、ゲート層２の面積が小さくなった分だけ受光面積の割
合を大きくすることができる。 第５図（ｂ）はゲート層であるｎ型半導体層３をエツチ
ングの代わりにＭＯＣＶＤ法によるエピタキシャル成長
で形成した場合である。ｎ型半導体層３のドナー不純物
は高濃度にドープされているため、ｎ型半導体Ｍ５のオ
ーミック層として利用できる。ゲート層３の上にＰ型半
導体のホイスカ１を形成し、オーミック電極６を形成す
ることで本実施例のサイリスタ素子は完成する。 （実施例５） 本発明のサイリスタ素子は、他のデバイス素子と複合化
することも可能である。その場合の一実施例として、バ
イポーラ素子と複合した場合を第６図に示す。以下の説
明は全てｎｐｎ型のバイポーラ素子の場合で行なうが、
ｐｎｐ型の場合も原理的に同じである。 第６図（ａ）はサイリスタ素子のゲート層をバイポーラ
素子のエミッタ層として利用する場合である。この場合
、サイリスタ素子のｐ型半導体層２は素子耐圧を確保す
るために不純物濃度を低く設定する必要がある。一方、
バイポーラ素子のベース層は寄生抵抗を下げるために不
純物濃度を高く設定する必要があり、ｐ型半導体層２を
バイポーラ素子のベース層として利用できない。 そこで、ベース［１６はｎ型半導体層３の上に設ける。 バイポーラ素子の高速化のため、ベース層１６にｎ型半
導体層３よりバンドギャップの小さい他の材料を用いる
ことは可能である。 第６図（ｂ）はサイリスタ素子のゲート層をバイポーラ
素子のコレクタのオーミック層として利用する場合であ
り、バイポーラ素子の各半導体層は厚さ、キャリア濃度
を最適に設定できる。ベース層１６に半導体層３よりバ
ンドギャップの小さい材料を用いることは可能であり、
又、エミッタ層１７にベース層１６よりバンドギャップ
の大きい材料を用いることも可能である。 第６図（ｃ）はサイリスタ素子のゲート層をバイポーラ
素子のベース層として利用した場合であり、半導体Ｍ３
は不純物濃度が低いのでバイポーラ素子のコレクタ層と
して利用する。エミッタ層１７にベースＮ１６よりバン
ドギャップの大きい材料を用いることは可能であり、こ
の場合、ベース層１６はエミッタ層１７のエツチングの
ストッパーとして利用することも可能である。 （実施例６） 本発明のサイリスタ素子と電界効果トランジスタ素子と
を複合化した場合について以下に示す。 第７図は化合物半導体でサイリスタ素子を作製し、サイ
リスタ素子のゲート層３をＭＥＳＦＥＴ（Ｍｅｔａｌ
Ｓｅｉ＋１−ｃｏｎｄｕｃｔｏｒ ＦＥＴ）の動作層と
して利用する場合の一実施例である。ゲート層３はイオ
ン打ち込み法で形成することも可能である。 第８図はシリコン半導体でサイリスタ素子を作製し、
Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒＦＥＴ）と複合化した場合の
一実施例である。説明はｎチャネルの場合で行なうが、
ｐチャネルとすることも可能である。 第８図（ａ）はサイリスタ素子のゲート層２をＭＯＳＦ
ＥＴのＰウェルとして利用し、オーミック層１９はイオ
ン打ち込み法で形成する場合である。 第８図（ｂ）はサイリスタ素子のアノードのオーミンク
層もイオン打ち込み法で形成する場合である。 第８図（ｃ）はサイリスタ素子のゲート層もイオン打ち
込み法で形成する場合である。 第８図（ｄ）はｐ型シリコン基板を用いて各半導体層を
全てイオン打ち込み法で形成した場合である。但し、ホ
イスカ１のみはエピタキシャル成長法で形成する。 第８図はシリコン半導体の場合を示したが、化合物半導
体やアモルファス半導体でサイリスタ素子を作製し、Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔ
ｏｒ Ｓｅｗｉｃｏｎｄｕｃｔｏｒ ＦＥＴ ）と複合
化する場合も原理的に同じである。
細加工技術とりソグラフィ技術によって寸法が制約され
る問題があった。 本発明は、微小なサイリスタ素子の作製を可能とするデ
バイス構造を提供することにある。 ［課題を解決するための手段］ 本発明においては、微小なサイリスタ素子を作製するた
めには、不純物をドープした半導体ホイスカを用いる。 ［作用］ 不純物をドープした半導体のホイスカをアノード、又は
カソードとして用いることで微細加工技術の制約を受け
ることなく微小なサイリスタ素子を作製できる。 ホイスカは微小であるため、ホイスカとゲート層の間の
寄生容量は小さく、素子の高速化を達成できる。 ホイスカは転位等の格子欠陥がない完全結晶に近い性質
を有するため、飽和電流密度を大きくでき、微小な寸法
に拘らず大電流を流すことが可能となる。 素子領域に占めるホイスカの面積は極めて小さいため、
光トリガ−・サイリスタの場合、受光面積を大きくとる
ことができる。 微小なサイリスタ素子は、バイポーラ素子等の能動素子
と複合化できる。 ［実施例］ （実施例１） 第１図に、本発明によるサイリスタ素子のデバイス構造
の一実施例を示す。第１図（、）は単体素子の場合であ
り、ｐｎｐトランジスタの２層２の界面にドナー不純物
を高濃度にドープしたｎ型半導体からなるホイスカ１を
カソードとして設けてサイリスタ素子を形成する場合で
ある。ｐｎｐトランジスタの代わりにｎｐｎ トランジ
スタを使い、ｎｐｎトランジスタにアクセプタ不純物を
ドープしたｐ型半導体からなるホイスカ１をアノードと
して設けることも可能である。 ｐｎｐ、或いはｎｐｎトランジスタの材料にはＧ ａ
Ａ ｓ、ＩｎＡｓ、ＡｌＧａＡｓ等の化合物半導体を用
いるが、２種類以上の材料を組み合わせてペテロ構造と
することも可能である。ホイスカ１にも化合物半導体を
用いるが、ｐｎｐ、或いはｎｐｎトランジスタと異なる
材料を用いてもよい。本実施例ではホイスカ１は基板に
垂直な方向に成長させているが、斜め方向に成長させて
もよい。 第１図（ｂ）はサイリスタ素子の耐圧向上を図った変形
例であり、ｎｐｎトランジスタにＰ型半導体のホイスカ
１を設けてサイリスタを形成する場合、カソード側のｐ
ｎ接合界面にアンドープ層９を挿入する。ｐｎｐｈラン
ジスタにｎ型半導体のホイスカ１を設ける場合は、アノ
ード側のｐｎ接合にアンドープ層９を挿入する。 第１図（ｃ）はプレナー構造の一実施例であり、半導体
基板、或いはガラス基板１０にサイリスタ素子を形成す
る。この場合の製造方法を第２図に示す。 Ｇ ａ Ａ ｓのｐｎｐトランジスタに、ｎ型のＧａＡ
ｓホイスカ１を成長させる場合について説明するが、ｎ
ｐｎトランジスタにＰ型のホイスカ１を成長させる場合
でも製造方法はほとんど同じである。説明を簡単にする
ため、ホイスカ１は基板に垂直な方向に設ける。 （ａ）半絶縁性ＧａＡｓ基板１０の上にｐ”−ＧａＡｓ
８（５Ｘ １０”／ａｌ）を５００ｎｍ、ｐ−ＧａＡｓ
４ （Ｉ Ｘｌ ０１４／ａｌ）を５００ｎ＋＋＋、
ｎ−ＧａＡｓ３ （Ｉ Ｘ １０１７／ｄ）を２００ｎ
ａ＋、 ｐ−ＧａＡｓ２（ｌ Ｘ １０”／ａＪ）を１
１００ｎ、ＭＢＥ（分子線エピタキシー）法で堆積させ
る。 （ｂ）エツチングによって素子の原形を形成した後、プ
ラズマＣＶＤ（化学気相堆積）法で５ｉｎ２膜１１を２
Ｏｒ＋＋ｗ被覆する。 （ｃ）ホイスカ１を成長させる領域で５ｉｎ２膜１１を
除去してＧ ａ Ａ ｓ界面を露出させ、露出したＧａ
Ａｓ界面に ｎ”−ＧａＡｓ（５Ｘ １０”／ｃｄ）の
ホイスカ１をＭＯＣＶＤ（有機金属化学気相堆積）法で
形成する。ホイスカを成長させる際の基板温度は４６０
’Ｃであり、ホイスカ１の直径は約０．１μ閣、長さは
０６５μ層以上である。 （ｄ）ホイスカ１の保護膜１１としてＳｉｏ２をプラズ
マＣＶＤ法で約３０ｎｍ被覆し、平坦化絶縁膜１２とし
て耐熱性高分子樹脂を３００ｎｍ塗布した後、再び５ｉ
ｎ２膜１１を約２００ｎｍ被着する。 （ｅ）アノードとゲートのオーミック電極形成領域で絶
縁膜を除去してＧａＡｓ表面を露出させ、ノンアロイ・
オーミック電極６としてｐ”−Ｇｅ（２Ｘ１０”／ａ＆
）をＣＶＤ法で選択成長させる。この後、保護ｌＩｌ緑
膜１１としてＳｉｎ、を約２０ｎｍ被覆する。 ホイスカ１の先端部分のＳｉｏ、膜を除去して、ホイス
カ１の先端を露出させた後、カソードのノンアロイ・オ
ーミック電極６として、ｎ”−Ｇｅ（３Ｘ１０１９／（
！＋？）をＣＶＤ法で等方的に成長させる。 （ｆ）アノードとゲートのｐ”−Ｇｅを露出させた後、
配線金属としてＡ１膜をスパッタ法で１μｍ被着し、加
工して配線１４を形成する。 以上で本発明のサイリスタ素子は完成する。 半導体層２、半導体層３は、イオン打ち込み法を用いて
形成することも可能である。 （実施例２） ｎｐｎ、或いはｐｎｐトランジスタにはＳｉ、Ｇｅ、
ＳｉＣ，５ｉＧｅ等の半導体、或いはアモルファス半
導体を用いることも可能である。これらの材料は結晶構
造が等方的なので、化合物半導体のホイスカを成長させ
る場合、下地基板の結晶方向による成長速度の差が顕著
でなく表面から数十〜数百原子層ではホイスカではなく
バルクで成長し、そのバルクを下地としてホイスカが成
長する。 このため、ホイスカ１の形状は第１図に示すような完全
な針状ではなく、裾を引くようになる。 但し、このことは本発明のサイリスタ素子の動作にとっ
て重要な障害とはならない。 （実施例３） ホイスカ１は、化合物半導体以外に、Ｓｉ、 Ｇｅ、或
いはＳｊ、Ｃ，５ｉＧｅ等の半導体材料を用いることも
できる。この場合の一実施例としてＧｅを用いた場合を
第３図に示す。これらの材料では結晶方向による成長速
度の差が化合物半導体の場合はど顕著でないため、ホイ
スカ１の裾の広がりは実施例２の場合よりも更に大きく
なり、寸法、形状の制御が難しくなる０反面、化合物半
導体のホイスカの場合より材料費を安価にでき、ホイス
カ１の機械的強度（特に脆性）を大きくできる長所があ
る。 本実施例の場合ではｐｎｐ、又はｎｐｎトランジスタを
Ｓｉで作製し、ホイスカ１にバンドギャップの小さい５
ｉＧｅを用いることで、ホイスカ１への電流を流れ易く
したサイリスタ素子、或いはｐｎｐ、又はｎｐｎトラン
ジスタを高温半導体である ＳｉＣで作製し、ホイスカ
１に Ｓｉを用いることで高温動作用としたサイリスタ
素子等を作製することも可能になる。 （実施例４） 光トリガー型のサイリスタ素子を作製する場合の一実施
例を第４図に示す。ｎ型半導体層２とｎ型半導体層３の
界面は逆方向に電圧が印加されるため、空乏層が生じて
電流は流れない。しかし。 光が照射されてキャリアが発生すれば電子雪崩によって
大電流が流れるようになる。 半導体層２，３の界面は光が入射され易くなるように傾
斜を付けてエツチングする。 光トリガー型のサイリスタ素子の他の実施例を第５図（
ａ）に示す、基板１０の上に半導体層８、半導体層４、
半導体層３．半導体層２を成長させた後、ゲート層であ
る半導体層２をエツチングによって形成する。半導体層
２と半導体層３の界面近傍は空乏化するため、ゲート層
２のエツチングは完全に行なう必要はなく、数ｎｍ程度
のエツチング残りがあってもよい。透明絶縁膜１３（ガ
ラス、或いはＳｉｎ、等）を被覆し、ゲート層２の上で
透明＃＠縁膜１３を除去してｎ型半導体のホイスカ１を
選択成長させた後、オーミック電極６を形成することで
本実施例のサイリスタ素子は完成する。ゲート層２のパ
ターン周辺に光が照射されれば半導体層２と半導体層３
の間を電流が流れるようになる。ホイスカ１の占有面積
は極めて小さいため、ゲートＭ２の面積も／ｈさくでき
、ゲート層２の面積が小さくなった分だけ受光面積の割
合を大きくすることができる。 第５図（ｂ）はゲート層であるｎ型半導体層３をエツチ
ングの代わりにＭＯＣＶＤ法によるエピタキシャル成長
で形成した場合である。ｎ型半導体層３のドナー不純物
は高濃度にドープされているため、ｎ型半導体Ｍ５のオ
ーミック層として利用できる。ゲート層３の上にＰ型半
導体のホイスカ１を形成し、オーミック電極６を形成す
ることで本実施例のサイリスタ素子は完成する。 （実施例５） 本発明のサイリスタ素子は、他のデバイス素子と複合化
することも可能である。その場合の一実施例として、バ
イポーラ素子と複合した場合を第６図に示す。以下の説
明は全てｎｐｎ型のバイポーラ素子の場合で行なうが、
ｐｎｐ型の場合も原理的に同じである。 第６図（ａ）はサイリスタ素子のゲート層をバイポーラ
素子のエミッタ層として利用する場合である。この場合
、サイリスタ素子のｐ型半導体層２は素子耐圧を確保す
るために不純物濃度を低く設定する必要がある。一方、
バイポーラ素子のベース層は寄生抵抗を下げるために不
純物濃度を高く設定する必要があり、ｐ型半導体層２を
バイポーラ素子のベース層として利用できない。 そこで、ベース［１６はｎ型半導体層３の上に設ける。 バイポーラ素子の高速化のため、ベース層１６にｎ型半
導体層３よりバンドギャップの小さい他の材料を用いる
ことは可能である。 第６図（ｂ）はサイリスタ素子のゲート層をバイポーラ
素子のコレクタのオーミック層として利用する場合であ
り、バイポーラ素子の各半導体層は厚さ、キャリア濃度
を最適に設定できる。ベース層１６に半導体層３よりバ
ンドギャップの小さい材料を用いることは可能であり、
又、エミッタ層１７にベース層１６よりバンドギャップ
の大きい材料を用いることも可能である。 第６図（ｃ）はサイリスタ素子のゲート層をバイポーラ
素子のベース層として利用した場合であり、半導体Ｍ３
は不純物濃度が低いのでバイポーラ素子のコレクタ層と
して利用する。エミッタ層１７にベースＮ１６よりバン
ドギャップの大きい材料を用いることは可能であり、こ
の場合、ベース層１６はエミッタ層１７のエツチングの
ストッパーとして利用することも可能である。 （実施例６） 本発明のサイリスタ素子と電界効果トランジスタ素子と
を複合化した場合について以下に示す。 第７図は化合物半導体でサイリスタ素子を作製し、サイ
リスタ素子のゲート層３をＭＥＳＦＥＴ（Ｍｅｔａｌ
Ｓｅｉ＋１−ｃｏｎｄｕｃｔｏｒ ＦＥＴ）の動作層と
して利用する場合の一実施例である。ゲート層３はイオ
ン打ち込み法で形成することも可能である。 第８図はシリコン半導体でサイリスタ素子を作製し、
Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒＦＥＴ）と複合化した場合の
一実施例である。説明はｎチャネルの場合で行なうが、
ｐチャネルとすることも可能である。 第８図（ａ）はサイリスタ素子のゲート層２をＭＯＳＦ
ＥＴのＰウェルとして利用し、オーミック層１９はイオ
ン打ち込み法で形成する場合である。 第８図（ｂ）はサイリスタ素子のアノードのオーミンク
層もイオン打ち込み法で形成する場合である。 第８図（ｃ）はサイリスタ素子のゲート層もイオン打ち
込み法で形成する場合である。 第８図（ｄ）はｐ型シリコン基板を用いて各半導体層を
全てイオン打ち込み法で形成した場合である。但し、ホ
イスカ１のみはエピタキシャル成長法で形成する。 第８図はシリコン半導体の場合を示したが、化合物半導
体やアモルファス半導体でサイリスタ素子を作製し、Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔ
ｏｒ Ｓｅｗｉｃｏｎｄｕｃｔｏｒ ＦＥＴ ）と複合
化する場合も原理的に同じである。
本発明によれば、微細加工技術の制約を受けることなく
微小なアノード、又はカソードを作製できるので、サイ
リスタの素子面積を大幅に低減できる効果がある。 ホイスカは欠陥の少ない結晶であるので飽和電流密度を
大きくとれ、微小な寸法に拘らず大電流を流せる効果が
ある。 サイリスタを微細化する場合、微細化に伴って耐圧が低
下する問題があるが、ｐｎ接合の界面にアンドープ層を
挿入することで素子耐圧を向上できる効果がある。 光トリガ−・サイリスタを作製する場合、素子領域に占
めるホイスカの面積は極めて小さいため、ホイスカに連
なるゲート層も小さくでき、受光面積を大きくできる効
果がある。 サイリスタのゲート層は高濃度にドープされるため、バ
イポーラ素子のエミッタ層、ベース層、或いはコレクタ
のオーミック層として利用することでバイポーラ素子と
複合化できる効果がある。 又、サイリスタのゲート層を電界効果トランジスタの動
作層として利用することで電界効果トランジスタと複合
化できる効果もある。
微小なアノード、又はカソードを作製できるので、サイ
リスタの素子面積を大幅に低減できる効果がある。 ホイスカは欠陥の少ない結晶であるので飽和電流密度を
大きくとれ、微小な寸法に拘らず大電流を流せる効果が
ある。 サイリスタを微細化する場合、微細化に伴って耐圧が低
下する問題があるが、ｐｎ接合の界面にアンドープ層を
挿入することで素子耐圧を向上できる効果がある。 光トリガ−・サイリスタを作製する場合、素子領域に占
めるホイスカの面積は極めて小さいため、ホイスカに連
なるゲート層も小さくでき、受光面積を大きくできる効
果がある。 サイリスタのゲート層は高濃度にドープされるため、バ
イポーラ素子のエミッタ層、ベース層、或いはコレクタ
のオーミック層として利用することでバイポーラ素子と
複合化できる効果がある。 又、サイリスタのゲート層を電界効果トランジスタの動
作層として利用することで電界効果トランジスタと複合
化できる効果もある。
第１図はそれぞれ本発明の実施例によるサイリスタ素子
の断面図第２図は第１図（ｃ）の素子の製造工程を示す
断面図、第３図ないし第８図はいずれも本発明の他の実
施例になる半導体素子の断面図である。 符号の説明 １・・・ホイスカ、２・・・ｐ型温電層、３・・・ｎ型
導電層、４・・・ｐ型温電層、５・・・ｎ型導電層、６
・・・オーミック電極、７・・・高濃度導電層（ｎ＋層
）、８・・・高濃度導電層（ｐ”り、９・・・アンドー
プ層、１０・・・半導体基板、或いは、ガラス基板、１
１・・・Ｓｉｏ、、１２・・・平坦化絶縁膜（耐熱性高
分子樹脂）、１３・・・透明絶縁膜、或いは、ガラス膜
、１４・・・配線金属、１５・・・コレクタ層、１６・
・・ベース層、１７・・・エミッタ層、１８・・・ゲー
ト電極、１９・・・高濃度導電層図面の浄書（内容に変
更なし） 図 図 手 続 補 正 書 （方式） ％式％ 事件の表示 平成 ２年 特 許 願 第２５０２６３号 発明の名称 サイリスタ素子 名称 （Ｓ１０）株式会社 日 立 製 作 所 名称 日立超エル・ニス・アイ・ エンジニアリング株式会社 補正の対象 図 面。
の断面図第２図は第１図（ｃ）の素子の製造工程を示す
断面図、第３図ないし第８図はいずれも本発明の他の実
施例になる半導体素子の断面図である。 符号の説明 １・・・ホイスカ、２・・・ｐ型温電層、３・・・ｎ型
導電層、４・・・ｐ型温電層、５・・・ｎ型導電層、６
・・・オーミック電極、７・・・高濃度導電層（ｎ＋層
）、８・・・高濃度導電層（ｐ”り、９・・・アンドー
プ層、１０・・・半導体基板、或いは、ガラス基板、１
１・・・Ｓｉｏ、、１２・・・平坦化絶縁膜（耐熱性高
分子樹脂）、１３・・・透明絶縁膜、或いは、ガラス膜
、１４・・・配線金属、１５・・・コレクタ層、１６・
・・ベース層、１７・・・エミッタ層、１８・・・ゲー
ト電極、１９・・・高濃度導電層図面の浄書（内容に変
更なし） 図 図 手 続 補 正 書 （方式） ％式％ 事件の表示 平成 ２年 特 許 願 第２５０２６３号 発明の名称 サイリスタ素子 名称 （Ｓ１０）株式会社 日 立 製 作 所 名称 日立超エル・ニス・アイ・ エンジニアリング株式会社 補正の対象 図 面。
Claims (1)
- 【特許請求の範囲】 １、第１の導電型を有する第１の化合物半導体層上に、
該第１の導電型と逆の導電型を有する第２の化合物半導
体層を設け、該第２の半導体層上に該第１の導電型と同
じ導電型を有する第３の化合物半導体層を設け、該第３
の半導体層上に該第１の導電型と逆の導電型を有する化
合物半導体ホイスカを設けることで構成することを特徴
とするサイリスタ素子。 ２、上記第１、第２、第３の半導体層が不純物をドープ
したＧｅ、Ｓｉ、ＳｉＧｅ、ＳｉＣ等の半導体、或いは
アモルファス半導体よりなる場合の特許請求の範囲第１
項記載のサイリスタ素子。 ３、上記ホイスカの材料が不純物をドープしたＧｅ、Ｓ
ｉ、ＳｉＧｅ、ＳｉＣから選ばれた１種よりなる場合の
特許請求の範囲第１項、第２項記載のサイリスタ素子。 ４、上記第１の半導体層と第２の半導体層との間に不純
物を故意にドープしない第４の半導体層を設ける場合の
特許請求の範囲第１項、第２項、第３項記載のサイリス
タ素子。 ５、上記第３の半導体層をバイポーラ素子のエミッタ層
、或いはベース層、或いはコレクタ層として利用する場
合の特許請求の範囲第１項、第２項、第３項、第４項記
載のサイリスタ素子。 ６、上記第３の半導体層を電界効果トランジスタ素子の
動作層として利用する場合の特許請求の範囲第１項、第
２項、第３項、第４項、第５項記載のサイリスタ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026390A JPH04130773A (ja) | 1990-09-21 | 1990-09-21 | サイリスタ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25026390A JPH04130773A (ja) | 1990-09-21 | 1990-09-21 | サイリスタ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130773A true JPH04130773A (ja) | 1992-05-01 |
Family
ID=17205290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25026390A Pending JPH04130773A (ja) | 1990-09-21 | 1990-09-21 | サイリスタ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703642B1 (en) * | 2000-02-08 | 2004-03-09 | The United States Of America As Represented By The Secretary Of The Army | Silicon carbide (SiC) gate turn-off (GTO) thyristor structure for higher turn-off gain and larger voltage blocking when in the off-state |
| JP2004153189A (ja) * | 2002-11-01 | 2004-05-27 | Furukawa Electric Co Ltd:The | ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子 |
-
1990
- 1990-09-21 JP JP25026390A patent/JPH04130773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703642B1 (en) * | 2000-02-08 | 2004-03-09 | The United States Of America As Represented By The Secretary Of The Army | Silicon carbide (SiC) gate turn-off (GTO) thyristor structure for higher turn-off gain and larger voltage blocking when in the off-state |
| JP2004153189A (ja) * | 2002-11-01 | 2004-05-27 | Furukawa Electric Co Ltd:The | ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体スイッチング素子 |
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