JPH04130733A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04130733A JPH04130733A JP2250264A JP25026490A JPH04130733A JP H04130733 A JPH04130733 A JP H04130733A JP 2250264 A JP2250264 A JP 2250264A JP 25026490 A JP25026490 A JP 25026490A JP H04130733 A JPH04130733 A JP H04130733A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
バイポーラトランジスタ等の半導体接合を有する半導体
装置に関する。
装置に関する。
【従来の技術１
従来の化合物半導体バイポーラトランジスタの形成方法
を第３図に示す、簡単の為、エミッタ・トップ構造でｎ
ｐｎ型の場合について説明するが。 コレクタ・トツ゛プ構造の場合、或いはｐｎｐ型の場合
も基本的には同じである。 第３図（ａ）はエピタキシャル層を用いる場合であり、
基板上にｎ層、２層、ｎ層をＭＢＥ（分子ビーム成長）
法、或いはＭＯＣＶＤ（有機金属化学気相堆積）法で成
長させ、エツチングによってエミツタ層、ベース層、コ
レクタ層を形成する。第３図（ｂ）はイオン打ち込み法
を用いる場合であり、ベース層、エミツタ層をイオン打
ち込みで形成し、素子分離領域も酸素イオンや硼素イオ
ン等を打ち込むことで形成する。 【発明が解決しようとする課題】 上記従来のバイポーラ素子では、エピタキシャル層を用
いる場合は回路の高集積化が困難であり、イオン打ち込
み法を用いる場合は高性能化が困難という問題点があっ
た。エピタキシャル層を用いる場合、ベース領域２はエ
ミッタ領域６よりも広い面積が必要であり、コレクタ領
域４はベース領域６よりも広い面積が必要となる為、素
子面積の微小化はエミッタを形成する際の微細加工技術
によって制約され、サブミクロン化が困難である。 又、エミッタ電極、ベース電極、コレクタ電極は全て高
さが異なり、エミッタ電極とコレクタ電極との高低差は
１μ層近くある為プレナー化が容易ではなく、高集積化
に不利であった。 一方、イオン打ち込み法を用いる場合はプレナー化が容
易であり、回路の高集積化が図れる反面、エピタキシャ
ル層と比較してベース層の薄層化が難しいこと、キャリ
ア濃度がエピタキシャル層の場合より劣ること等でベー
ス抵抗が大きくなり、素子の高性能化に不利である。 例えば、Ｇ ａ Ａ ｓの場合、エピタキシャル層で形
成するベース層は膜厚を数ｎｕ単位で調整でき、キャリ
ア濃度も１０１！ｃＩＩ−３台にすることができるのに
対し、イオン打ち込み法で形成するベース層は数Ｉｏｎ
−単位でしか膜厚を調整できず、キャリア濃度も１０１
″ｃｍ−”台が限度である為、素子の高性能化に不利で
ある６ 本発明の目的は、バイポーラトランジスタ等の半導体接
合を有する半導体装置の高集積化構造を提供することに
ある。
を第３図に示す、簡単の為、エミッタ・トップ構造でｎ
ｐｎ型の場合について説明するが。 コレクタ・トツ゛プ構造の場合、或いはｐｎｐ型の場合
も基本的には同じである。 第３図（ａ）はエピタキシャル層を用いる場合であり、
基板上にｎ層、２層、ｎ層をＭＢＥ（分子ビーム成長）
法、或いはＭＯＣＶＤ（有機金属化学気相堆積）法で成
長させ、エツチングによってエミツタ層、ベース層、コ
レクタ層を形成する。第３図（ｂ）はイオン打ち込み法
を用いる場合であり、ベース層、エミツタ層をイオン打
ち込みで形成し、素子分離領域も酸素イオンや硼素イオ
ン等を打ち込むことで形成する。 【発明が解決しようとする課題】 上記従来のバイポーラ素子では、エピタキシャル層を用
いる場合は回路の高集積化が困難であり、イオン打ち込
み法を用いる場合は高性能化が困難という問題点があっ
た。エピタキシャル層を用いる場合、ベース領域２はエ
ミッタ領域６よりも広い面積が必要であり、コレクタ領
域４はベース領域６よりも広い面積が必要となる為、素
子面積の微小化はエミッタを形成する際の微細加工技術
によって制約され、サブミクロン化が困難である。 又、エミッタ電極、ベース電極、コレクタ電極は全て高
さが異なり、エミッタ電極とコレクタ電極との高低差は
１μ層近くある為プレナー化が容易ではなく、高集積化
に不利であった。 一方、イオン打ち込み法を用いる場合はプレナー化が容
易であり、回路の高集積化が図れる反面、エピタキシャ
ル層と比較してベース層の薄層化が難しいこと、キャリ
ア濃度がエピタキシャル層の場合より劣ること等でベー
ス抵抗が大きくなり、素子の高性能化に不利である。 例えば、Ｇ ａ Ａ ｓの場合、エピタキシャル層で形
成するベース層は膜厚を数ｎｕ単位で調整でき、キャリ
ア濃度も１０１！ｃＩＩ−３台にすることができるのに
対し、イオン打ち込み法で形成するベース層は数Ｉｏｎ
−単位でしか膜厚を調整できず、キャリア濃度も１０１
″ｃｍ−”台が限度である為、素子の高性能化に不利で
ある６ 本発明の目的は、バイポーラトランジスタ等の半導体接
合を有する半導体装置の高集積化構造を提供することに
ある。
上記目的はエミッタ、或いはコレクタ等に素子の端部領
域を化合物半導体のホイスカーで構成することにより達
成できる。
域を化合物半導体のホイスカーで構成することにより達
成できる。
エミッタをホイスカーで形成したバイポーラトランジス
タを例にとり本発明の詳細な説明する。 断面積の小さいホイスカーをエミッタとして用いること
でその下のベースおよびコレクタの面積を小さくするこ
とができるので、素子面積を大幅に縮小することができ
る。 また、エミッタ電極とコレクタ電極の高低差については
、ベース層をイオン打込み法で形成する場合は元来プレ
ーナ化が容易であるので問題はない、したがって、上記
素子面積の微小化と合せて高集積化がより容易となる。 一方、ベース層をエピタキシャル成長法で形成する場合
は、エミツタ層をエツチングで形成する際のマージンを
ベース層の厚さに盛り込む必要がなくなる為、この分ベ
ース層の薄層化が可能となる。 さらには、ホイスカーの成長温度は通常のエピタキシャ
ル成長の温度よりも低いので、ホイスカー成長時のベー
ス不純物のエミッタへの拡散が抑えられ、この分だけエ
ミッタを薄く（ホイスカーを短かく）できる。 したがって、ベース、エミッタの薄層化によりエミッタ
電極とコレクタ電極との高低差を小さくでき、上記素子
面積微小化と合せて高集積化が容易となる。 また、上記ベース不純物の拡散の低下により実効的ベー
ス幅を小さく保つことができるので素子の高性能化およ
び製造ばらつきの低減化に効果がある。 また、本発明の高集積化の効果はダイオード等信の接合
型半導体装置にも効果がある。 また、ホイスカーをコレクタとして利用する場合には、
ホイスカーの長さをコレクタの厚さとして利用できるの
で、ベース・コレクタ間の空乏層幅（通常数百ｎ謹）が
問題となることはない。
タを例にとり本発明の詳細な説明する。 断面積の小さいホイスカーをエミッタとして用いること
でその下のベースおよびコレクタの面積を小さくするこ
とができるので、素子面積を大幅に縮小することができ
る。 また、エミッタ電極とコレクタ電極の高低差については
、ベース層をイオン打込み法で形成する場合は元来プレ
ーナ化が容易であるので問題はない、したがって、上記
素子面積の微小化と合せて高集積化がより容易となる。 一方、ベース層をエピタキシャル成長法で形成する場合
は、エミツタ層をエツチングで形成する際のマージンを
ベース層の厚さに盛り込む必要がなくなる為、この分ベ
ース層の薄層化が可能となる。 さらには、ホイスカーの成長温度は通常のエピタキシャ
ル成長の温度よりも低いので、ホイスカー成長時のベー
ス不純物のエミッタへの拡散が抑えられ、この分だけエ
ミッタを薄く（ホイスカーを短かく）できる。 したがって、ベース、エミッタの薄層化によりエミッタ
電極とコレクタ電極との高低差を小さくでき、上記素子
面積微小化と合せて高集積化が容易となる。 また、上記ベース不純物の拡散の低下により実効的ベー
ス幅を小さく保つことができるので素子の高性能化およ
び製造ばらつきの低減化に効果がある。 また、本発明の高集積化の効果はダイオード等信の接合
型半導体装置にも効果がある。 また、ホイスカーをコレクタとして利用する場合には、
ホイスカーの長さをコレクタの厚さとして利用できるの
で、ベース・コレクタ間の空乏層幅（通常数百ｎ謹）が
問題となることはない。
実施例１
以下１本発明によるバイポーラ・トランジスタのデバイ
ス構造の一実施例を第１図（ａ）〜第１図（ｄ）に示す
。簡単の為、ＧａＡｓを用いたｎｐｎ型トランジスタの
場合について説明するがＩｎＡｓ、ＩｎＧａＡｓ、Ａｌ
ＧａＡｓ等の他の化合物半導体を用いることも可能であ
り、又、ｐｎｐ型とすることも可能である。 第１図（ａ）はエミッタ・トップ構造の場合であり、エ
ピタキシャル成長で形成したｐ型ＧａＡｓのベース層２
の上に、ｎ型Ｇ ａ Ａ ｓからなるホイスカーｌのエ
ミッタを選択成長で形成する。エミッタの寄生抵抗を下
げる為、エミッタのオーミック電極５は、できるだけベ
ース層２に近づけて形成する。本発明では５０ｎ＋ａと
した。 エミッタであるホイスカー１のドナー濃度は５Ｘ１０１
７ｃ−一１で直径０．１μ■である。ベース層２はアク
セプタ濃度がｌＸｌ０”ｃ層−１，厚さは４０ｎ園であ
る。コレクタ層３はドナー濃度が４ Ｘ １０”ｃ＋ｗ
−”厚さは４００ｎ園である。 第１図（ｂ）はコレクタ・トップ構造の場合であり、ｎ
型のＧ ａ Ａ ｓホイスカー１をコレクタとして用い
る。 本デバイス構造ではコレクタ面積が微小な為、コレクタ
容量を減らすことができる。コレクタにはベースからの
空乏層が数百ｎｍ延びてくるので、コレクタのオーミッ
ク電極５はベースＮ２から空乏層幅以上の間隔を設けて
形成する。 第１図（ｃ）はベース層２を選択成長で形成する場合で
ある。コレクタ容量を減らす為、ベース層２を形成する
前にアイソレーション・イオンの打ち込みで不要なコレ
クタ領域７をアイソレーション化してもよい、＠中、コ
レクタのオーミック層４も選択成長で形成しているが、
イオン打ち込みで形成することも可能である。 第１図（ｄ）はベース層２をイオン打ち込みで形成した
場合であり、素子の高集積化に適する。 第２図に、第１図（Ｑ）の場合の製造工程を示す。 簡単の為、アイソレーション・イオンの打ち込みは省略
する。 （ａ）半絶縁性ＧａＡｓ基板１０の上にバッファ層の１
−ＧａＡｓ９を５００ｎ＠、コレクタ層のｎ−ＧａＡｇ
（４Ｘ １ ０”ｃｍ−３）３ を４００ｎｍ、 Ｍ
ＢＥ法で堆積し、エツチングでコレクタを加工後、Ｓｕ
ｎ、膜１１をプラズマＣＶＤ（化学気相堆積）法で３０
ｎ園被看する。 （ｂ）ベース層形成領域でＳｉｎ、膜１１を除去し、Ｐ
−ＧａＡｓ３ （６Ｘ １ ０”ｃ＋ｗ−”）を １１
００ｎ、ＭＯＣＶＤ法で選択成長する。成長温度は７２
０℃である。 （ｃ）再びＳｉｏ、膜１１を３０ｎｍ被覆した後、エミ
ッタ形成領域で５ｕｎ２膜１１を除去し、ｎ−ＧａＡｓ
（４Ｘ １０”ｃｗ＋−”）のホイスカーｌをＭＯＣＶ
Ｄ法で選択成長する。 成長温度は４６０℃であり、この温度では成長速度の結
晶方向依存性が顕著である為、下地結晶の特定方向に優
先的に成長が起こるのでホイスカーが生じる。 ホイスカーの直径は０．１μ履以上で、長さは０．５μ
層である。 （ｄ）平坦化絶縁膜Ｉｆ’ を１ｏｏｎ＋ｓ塗布した後
、コレクタのオーミック電極形成領域でＳｉｎ、膜１１
を除去し、ｎ型のＩ ｎｘＧａｌ−ｘＡｓ（ｘ＝０ 、
８〜１ ：電極側がＩｎＡｓ）４をノンアロイ・オーミ
ック電極としてＭＢＥ法で０．４μ■成畏する。ノンア
ロイ・オーミック層４はホイスカー１の周囲にも被着し
、ホイスカーｌを太らせる。 （ｅ）Ｓｉｎ、膜１１”を３０ｏｎｓ被着した後、ベー
ス電極形成領域でＳ ｉｏ、膜１１〜１１”を除去し、
ベースのオーミック電極（ＡｕＺｎ）５’ をリフトオ
フ法で形成する。 （ｆ）エミッタ（ホイスカー）、ベースのノンアロイ・
オーミック電極４を取り出す領域でＳｉｎ。 膜１１”を除去した後、配線金属（Ａｌ）を１μ鳳被着
し、加工して配線を形成する０以上で本実施例は完成す
る。 実際に回路を作製した場合について以下に示す。 第４図は、第１図（ｂ）の構造のバイポーラトランジス
タを用いて回路を構成した場合の一実施例テアリ、ベー
スのｐ−ＧａＡｓ層２は抵抗素子としても利用する。素
子間分離領域７は、アイソレーション・イオンの打ち込
みで形成するが、エツチングで形成することも可能であ
る。 第５図（ａ）は差動増幅回路を形成した場合であり、第
５図（ｂ）はメモリセルを形成した場合である。 実施例２ 以上の実施例は全てホモ接合の場合で説明してきたが、
エミッタを構成するホイスカーの材料にバンドギャップ
の大きい他の化合物半導体を用いることでヘテロ接合の
バイポーラとすることも可能である。 エミッタの材料にバンドギャップが大きい他の化合物半
導体を用いる場合、ベースからの正孔の注入が抑えられ
、電流利得を大きくすることができる。又、ベース不純
物の拡散が抑えられる為、ベース濃度を更に高濃度にで
き、ベース抵抗の低減が可能となる。 ベースからエミッタへの正孔の注入を減らす為、ベース
層の上にベース層と逆の導電型をもち且つバンドギャッ
プがベース層より大きい他の化合物半導体を薄く被着し
て、その上にエミッタのホイスカー１を成長することも
可能である。この場合の一実施例を第６図に示す。 ｐ−ＧａＡｓのベース層２にｎ−ＡｌＧａＡｓ層１６を
数ｎｍ被覆し、その上にｎ−ＧａＡｓのホイスカー１を
成長する。 ｎ−ＡｌＧａＡｓ層１６は傾斜組成層とすることも可能
である。 同様の目的で、ベース層２を傾斜組成層とすることも可
能である。 実施例３ 本発明のバイポーラトランジスタは他の能動素子と複合
化することが可能であり、その場合の一実施例を第７図
に示す。 第７図（、）はＭ Ｅ Ｓ （Ｍｅｔａｌ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ）ＦＥＴと複合化した場合であり、エ
ミッタのｎ−ＧａＡｓ層３をＭＥＳＦＥＴの能動層とし
ても利用する。ＭＥＳＦＥＴ以外に、ゲート電極の下に
絶縁膜を設けたＭ Ｉ Ｓ （Ｍｅｔａｌ Ｉｎｓｕｌ
ａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ） Ｆ Ｅ Ｔや
、ゲート電極の下にｐ型環電層を設けたＪ （Ｊｕｎｃ
ｔｉｏｎ） Ｆ Ｅ Ｔを用いることも可能である。 第７図（ｂ）は通常構造のバイポーラ素子と複合化した
場合であり、通常構造のバイポーラ素子はへテロ接合バ
イポーラ（ＨＢＴ）であってもよい。 ｎｐｎ型のバイポーラトランジスタに、本発明のバイポ
ーラトランジスタをｐｎｐ型で複合化し。 相補型の回路を構成することも可能である。 第８図はベース層をイオン打ち込みで形成した場合の本
発明のバイポーラトランジスタをイオン打ち込みで形成
したＭＥＳＦＥＴと複合化した場合の一実施例であり、
抵抗素子もイオン打ち込みで形成する。打ち込みのドー
ズ量を変えるだけで様々な不純物濃度の導電層が得られ
る為、回路設計の自由度が高く、高集積化に適している
。 実施例４ 本発明は光集積回路に適用することも可能であり、その
一実施例として半導体レーザ（ＬＤ）とその駆動用のバ
イポーラトランジスタとを複合化した場合を第９図に示
す。 ｎ型のＧ ａ Ａ ｓ基板上にｎ −Ａ Ｉ Ｇ ａ
Ａ ｓ層、ｐ−ＧａＡｓ層、ｎ−ＡｌＧａＡｓ層を順次
成長し、保護膜（Ｓｉｎ、）１１を被着した後、基板の
裏面にオーミック電極（ＡｕＧｅ）１５を蒸着する。ベ
ース、或いはレーザのＰ側領域への取り出し部分１４を
イオン打ち込みで形成し、素子分離を行なった後、オー
ミック電極５′を設けることで半導体レーザは完成する
。バイポーラトランジスタはエミッタとなるホイスカー
１を形成し、オーミック電極５を設けることで完成する
。 本実施例では、半導体レーザは簡単なＰＩＮフォト・ダ
イオード構造の場合について説明したが、他の構造を用
いることは可能である。
ス構造の一実施例を第１図（ａ）〜第１図（ｄ）に示す
。簡単の為、ＧａＡｓを用いたｎｐｎ型トランジスタの
場合について説明するがＩｎＡｓ、ＩｎＧａＡｓ、Ａｌ
ＧａＡｓ等の他の化合物半導体を用いることも可能であ
り、又、ｐｎｐ型とすることも可能である。 第１図（ａ）はエミッタ・トップ構造の場合であり、エ
ピタキシャル成長で形成したｐ型ＧａＡｓのベース層２
の上に、ｎ型Ｇ ａ Ａ ｓからなるホイスカーｌのエ
ミッタを選択成長で形成する。エミッタの寄生抵抗を下
げる為、エミッタのオーミック電極５は、できるだけベ
ース層２に近づけて形成する。本発明では５０ｎ＋ａと
した。 エミッタであるホイスカー１のドナー濃度は５Ｘ１０１
７ｃ−一１で直径０．１μ■である。ベース層２はアク
セプタ濃度がｌＸｌ０”ｃ層−１，厚さは４０ｎ園であ
る。コレクタ層３はドナー濃度が４ Ｘ １０”ｃ＋ｗ
−”厚さは４００ｎ園である。 第１図（ｂ）はコレクタ・トップ構造の場合であり、ｎ
型のＧ ａ Ａ ｓホイスカー１をコレクタとして用い
る。 本デバイス構造ではコレクタ面積が微小な為、コレクタ
容量を減らすことができる。コレクタにはベースからの
空乏層が数百ｎｍ延びてくるので、コレクタのオーミッ
ク電極５はベースＮ２から空乏層幅以上の間隔を設けて
形成する。 第１図（ｃ）はベース層２を選択成長で形成する場合で
ある。コレクタ容量を減らす為、ベース層２を形成する
前にアイソレーション・イオンの打ち込みで不要なコレ
クタ領域７をアイソレーション化してもよい、＠中、コ
レクタのオーミック層４も選択成長で形成しているが、
イオン打ち込みで形成することも可能である。 第１図（ｄ）はベース層２をイオン打ち込みで形成した
場合であり、素子の高集積化に適する。 第２図に、第１図（Ｑ）の場合の製造工程を示す。 簡単の為、アイソレーション・イオンの打ち込みは省略
する。 （ａ）半絶縁性ＧａＡｓ基板１０の上にバッファ層の１
−ＧａＡｓ９を５００ｎ＠、コレクタ層のｎ−ＧａＡｇ
（４Ｘ １ ０”ｃｍ−３）３ を４００ｎｍ、 Ｍ
ＢＥ法で堆積し、エツチングでコレクタを加工後、Ｓｕ
ｎ、膜１１をプラズマＣＶＤ（化学気相堆積）法で３０
ｎ園被看する。 （ｂ）ベース層形成領域でＳｉｎ、膜１１を除去し、Ｐ
−ＧａＡｓ３ （６Ｘ １ ０”ｃ＋ｗ−”）を １１
００ｎ、ＭＯＣＶＤ法で選択成長する。成長温度は７２
０℃である。 （ｃ）再びＳｉｏ、膜１１を３０ｎｍ被覆した後、エミ
ッタ形成領域で５ｕｎ２膜１１を除去し、ｎ−ＧａＡｓ
（４Ｘ １０”ｃｗ＋−”）のホイスカーｌをＭＯＣＶ
Ｄ法で選択成長する。 成長温度は４６０℃であり、この温度では成長速度の結
晶方向依存性が顕著である為、下地結晶の特定方向に優
先的に成長が起こるのでホイスカーが生じる。 ホイスカーの直径は０．１μ履以上で、長さは０．５μ
層である。 （ｄ）平坦化絶縁膜Ｉｆ’ を１ｏｏｎ＋ｓ塗布した後
、コレクタのオーミック電極形成領域でＳｉｎ、膜１１
を除去し、ｎ型のＩ ｎｘＧａｌ−ｘＡｓ（ｘ＝０ 、
８〜１ ：電極側がＩｎＡｓ）４をノンアロイ・オーミ
ック電極としてＭＢＥ法で０．４μ■成畏する。ノンア
ロイ・オーミック層４はホイスカー１の周囲にも被着し
、ホイスカーｌを太らせる。 （ｅ）Ｓｉｎ、膜１１”を３０ｏｎｓ被着した後、ベー
ス電極形成領域でＳ ｉｏ、膜１１〜１１”を除去し、
ベースのオーミック電極（ＡｕＺｎ）５’ をリフトオ
フ法で形成する。 （ｆ）エミッタ（ホイスカー）、ベースのノンアロイ・
オーミック電極４を取り出す領域でＳｉｎ。 膜１１”を除去した後、配線金属（Ａｌ）を１μ鳳被着
し、加工して配線を形成する０以上で本実施例は完成す
る。 実際に回路を作製した場合について以下に示す。 第４図は、第１図（ｂ）の構造のバイポーラトランジス
タを用いて回路を構成した場合の一実施例テアリ、ベー
スのｐ−ＧａＡｓ層２は抵抗素子としても利用する。素
子間分離領域７は、アイソレーション・イオンの打ち込
みで形成するが、エツチングで形成することも可能であ
る。 第５図（ａ）は差動増幅回路を形成した場合であり、第
５図（ｂ）はメモリセルを形成した場合である。 実施例２ 以上の実施例は全てホモ接合の場合で説明してきたが、
エミッタを構成するホイスカーの材料にバンドギャップ
の大きい他の化合物半導体を用いることでヘテロ接合の
バイポーラとすることも可能である。 エミッタの材料にバンドギャップが大きい他の化合物半
導体を用いる場合、ベースからの正孔の注入が抑えられ
、電流利得を大きくすることができる。又、ベース不純
物の拡散が抑えられる為、ベース濃度を更に高濃度にで
き、ベース抵抗の低減が可能となる。 ベースからエミッタへの正孔の注入を減らす為、ベース
層の上にベース層と逆の導電型をもち且つバンドギャッ
プがベース層より大きい他の化合物半導体を薄く被着し
て、その上にエミッタのホイスカー１を成長することも
可能である。この場合の一実施例を第６図に示す。 ｐ−ＧａＡｓのベース層２にｎ−ＡｌＧａＡｓ層１６を
数ｎｍ被覆し、その上にｎ−ＧａＡｓのホイスカー１を
成長する。 ｎ−ＡｌＧａＡｓ層１６は傾斜組成層とすることも可能
である。 同様の目的で、ベース層２を傾斜組成層とすることも可
能である。 実施例３ 本発明のバイポーラトランジスタは他の能動素子と複合
化することが可能であり、その場合の一実施例を第７図
に示す。 第７図（、）はＭ Ｅ Ｓ （Ｍｅｔａｌ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ）ＦＥＴと複合化した場合であり、エ
ミッタのｎ−ＧａＡｓ層３をＭＥＳＦＥＴの能動層とし
ても利用する。ＭＥＳＦＥＴ以外に、ゲート電極の下に
絶縁膜を設けたＭ Ｉ Ｓ （Ｍｅｔａｌ Ｉｎｓｕｌ
ａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ） Ｆ Ｅ Ｔや
、ゲート電極の下にｐ型環電層を設けたＪ （Ｊｕｎｃ
ｔｉｏｎ） Ｆ Ｅ Ｔを用いることも可能である。 第７図（ｂ）は通常構造のバイポーラ素子と複合化した
場合であり、通常構造のバイポーラ素子はへテロ接合バ
イポーラ（ＨＢＴ）であってもよい。 ｎｐｎ型のバイポーラトランジスタに、本発明のバイポ
ーラトランジスタをｐｎｐ型で複合化し。 相補型の回路を構成することも可能である。 第８図はベース層をイオン打ち込みで形成した場合の本
発明のバイポーラトランジスタをイオン打ち込みで形成
したＭＥＳＦＥＴと複合化した場合の一実施例であり、
抵抗素子もイオン打ち込みで形成する。打ち込みのドー
ズ量を変えるだけで様々な不純物濃度の導電層が得られ
る為、回路設計の自由度が高く、高集積化に適している
。 実施例４ 本発明は光集積回路に適用することも可能であり、その
一実施例として半導体レーザ（ＬＤ）とその駆動用のバ
イポーラトランジスタとを複合化した場合を第９図に示
す。 ｎ型のＧ ａ Ａ ｓ基板上にｎ −Ａ Ｉ Ｇ ａ
Ａ ｓ層、ｐ−ＧａＡｓ層、ｎ−ＡｌＧａＡｓ層を順次
成長し、保護膜（Ｓｉｎ、）１１を被着した後、基板の
裏面にオーミック電極（ＡｕＧｅ）１５を蒸着する。ベ
ース、或いはレーザのＰ側領域への取り出し部分１４を
イオン打ち込みで形成し、素子分離を行なった後、オー
ミック電極５′を設けることで半導体レーザは完成する
。バイポーラトランジスタはエミッタとなるホイスカー
１を形成し、オーミック電極５を設けることで完成する
。 本実施例では、半導体レーザは簡単なＰＩＮフォト・ダ
イオード構造の場合について説明したが、他の構造を用
いることは可能である。
化合物半導体バイポーラトランジスタのエミッタ、或い
はコレクタに化合物半導体ホイスカーを用いることで、
微小なバイポーラトランジスタを作製することができ、
回路の高集積化が可能となる効果がある。 素子面積が微小になるのに伴って、エミッタ電極とコレ
クタ電極との高低差を小さくすることが容易となり、回
路の高集積化と配線設計の容易化が可能となる。 コレクタ・トップ構造の場合は、コレクタ面積を微小に
できる為、コレクタ容量を低減できる効果がある。 エミッタ・トップ構造の場合は、ホイスカーのエミッタ
を選択成長で形成するので回路設計の自由度が大きい効
果がある。 エミッタ、或いはコレクタを選択成長で形成する為、他
の能動素子との複合化が容易となり、ＦＥＴ、ＨＢＴ、
発光・受光素子等と複合化ができる効果がある。
はコレクタに化合物半導体ホイスカーを用いることで、
微小なバイポーラトランジスタを作製することができ、
回路の高集積化が可能となる効果がある。 素子面積が微小になるのに伴って、エミッタ電極とコレ
クタ電極との高低差を小さくすることが容易となり、回
路の高集積化と配線設計の容易化が可能となる。 コレクタ・トップ構造の場合は、コレクタ面積を微小に
できる為、コレクタ容量を低減できる効果がある。 エミッタ・トップ構造の場合は、ホイスカーのエミッタ
を選択成長で形成するので回路設計の自由度が大きい効
果がある。 エミッタ、或いはコレクタを選択成長で形成する為、他
の能動素子との複合化が容易となり、ＦＥＴ、ＨＢＴ、
発光・受光素子等と複合化ができる効果がある。
第１図（ａ）〜第１図（ｄ）は本発明の種々の具体的バ
イポーラトランジスタの断面図、第２図（ａ）〜第２図
（ｆ）は第１図（Ｃ）の製造工程図、第３図（ａ）およ
び第３図（ｂ）は従来のバイポーラトランジスタの断面
図、第４図は本発明の集積回路の一実施例の断面図、第
５図（ａ）は本発明の差動幅回路の一実施例の断面図お
よび回路図、第５図（ｂ）は本発明のメモリセルの一実
施例の断面図および回路図、第６図は本発明のへテロ接
合バイポーラトランジスタの一実施例の断面図、第７図
（ａ）は本発明のバイポーラトランジスタとＭＥＳＦＥ
Ｔを複合化した一実施例の断面図、第７図（ｂ）は本発
明のバイポーラトランジスタを複合化した一実施例の断
面図、第８図は本発明のバイポーラ素子とＭＥＳＦＥＴ
を複合化した他の実施例の断面図、第９図は本発明のバ
イポーラトランジスタと半導体レーザを複合化した一実
施例の断面図である。 符号の説明 １、ホイスカー ２．ｐ型半導体層 ３．ｎ型半導体
層 ４．高濃度導電層、或いはノンアロイ・オーミッ
ク層 ５．５’、オーミック電極６、ｎ型半導体層
７．アイソレーション領域８、ゲート電極 ９．緩
衝層 １０．半導体基或いは、ガラス基板 １１．
１１’。 １２、配線金属 １３．活性層 Ｐ”ＧａＡｓ １５．裏面電極 ｎ −Ａ Ｉ Ｇ ａ Ａ ｓ層。 １１”。 ＃！縁
イポーラトランジスタの断面図、第２図（ａ）〜第２図
（ｆ）は第１図（Ｃ）の製造工程図、第３図（ａ）およ
び第３図（ｂ）は従来のバイポーラトランジスタの断面
図、第４図は本発明の集積回路の一実施例の断面図、第
５図（ａ）は本発明の差動幅回路の一実施例の断面図お
よび回路図、第５図（ｂ）は本発明のメモリセルの一実
施例の断面図および回路図、第６図は本発明のへテロ接
合バイポーラトランジスタの一実施例の断面図、第７図
（ａ）は本発明のバイポーラトランジスタとＭＥＳＦＥ
Ｔを複合化した一実施例の断面図、第７図（ｂ）は本発
明のバイポーラトランジスタを複合化した一実施例の断
面図、第８図は本発明のバイポーラ素子とＭＥＳＦＥＴ
を複合化した他の実施例の断面図、第９図は本発明のバ
イポーラトランジスタと半導体レーザを複合化した一実
施例の断面図である。 符号の説明 １、ホイスカー ２．ｐ型半導体層 ３．ｎ型半導体
層 ４．高濃度導電層、或いはノンアロイ・オーミッ
ク層 ５．５’、オーミック電極６、ｎ型半導体層
７．アイソレーション領域８、ゲート電極 ９．緩
衝層 １０．半導体基或いは、ガラス基板 １１．
１１’。 １２、配線金属 １３．活性層 Ｐ”ＧａＡｓ １５．裏面電極 ｎ −Ａ Ｉ Ｇ ａ Ａ ｓ層。 １１”。 ＃！縁
Claims (1)
- 【特許請求の範囲】 １、２つ以上の異なる導電型の半導体層が接合し、かつ
上記半導体層の両端の層がオーミック性電極と接続して
いる半導体装置において、上記両端の層の一方は化合物
半導体から成るホイスカーであることを特徴とする半導
体装置。 ２、第１の導電型を有する第１の化合物半導体層上に、
該第１の導電型と逆の導電型を有する第２の化合物半導
体層を設け、該第２の化合物半導体層上に該第１の導電
型と同じ導電型を有する化合物半導体からなるホイスカ
ーを設けてバイポーラトランジスタを構成することを特
徴とする半導体装置。 ３、上記ホイスカーが上記第２の化合物半導体層を構成
する化合物半導体よりもバンドギャップの大きい化合物
半導体からなる請求項２記載の半導体装置。 ４、上記第２の化合物半導体層上に、上記第１の化合物
半導体と同じ導電型を有する第３の化合物半導体層を設
け、該第３の化合物半導体層上に上記化合物半導体ホイ
スカーを設ける請求項２又は３記載の半導体装置。 ５、上記第３の化合物半導体層、或いは第２の化合物半
導体層が傾斜組成型の３元系化合物半導体からなる請求
項４記載の半導体装置。 ６、上記第１の化合物半導体層と上記第２の化合物半導
体層とで構成された発光素子が複合化されている請求項
５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250264A JPH04130733A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250264A JPH04130733A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130733A true JPH04130733A (ja) | 1992-05-01 |
Family
ID=17205305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250264A Pending JPH04130733A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381753A (en) * | 1992-04-30 | 1995-01-17 | Matsushita Electric Industrial Co., Ltd. | Fabrication method of fine structures |
-
1990
- 1990-09-21 JP JP2250264A patent/JPH04130733A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381753A (en) * | 1992-04-30 | 1995-01-17 | Matsushita Electric Industrial Co., Ltd. | Fabrication method of fine structures |
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