JPH04130823A - エミッタ結合論理回路及び組合せｐチャネル接合電界効果トランジスタ／ｎｐｎトランジスタ装置 - Google Patents
エミッタ結合論理回路及び組合せｐチャネル接合電界効果トランジスタ／ｎｐｎトランジスタ装置Info
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- JPH04130823A JPH04130823A JP2415795A JP41579590A JPH04130823A JP H04130823 A JPH04130823 A JP H04130823A JP 2415795 A JP2415795 A JP 2415795A JP 41579590 A JP41579590 A JP 41579590A JP H04130823 A JPH04130823 A JP H04130823A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は、ＮＰＮバイポーラ技術において製作されたス
イッチング回路に関する。詳細には、改良された速度と
駆動の能力を有するＥＣＬ （Ｅｍｉｔｔｅｒ−Ｃｏｕ
ｐ １ ｅ ｄ−Ｌｏ ｇ ｉ ｃ、エミッタ結合論理
）回路が記載される。 ［０００２］
イッチング回路に関する。詳細には、改良された速度と
駆動の能力を有するＥＣＬ （Ｅｍｉｔｔｅｒ−Ｃｏｕ
ｐ １ ｅ ｄ−Ｌｏ ｇ ｉ ｃ、エミッタ結合論理
）回路が記載される。 ［０００２］
ＥＣＬ論理回路は、高速演算装置を製作するために使用
される。このＥＣＬ回路は、バイポーラトランジスタの
より高速のスイッチング能力から効果を得るためにバイ
ポーラ技術において製作される。この回路の出力ステー
ジは、縦１列に連結されたプルアップ（ｐｕｌｌ−ｕｐ
）回路及びプルダウン（ｐｕｌｌ−ｄｏｗｎ）回路を含
む。このプルアップ回路及びプルダウン回路の直列連結
は、ロードを°′１″の論理レベル又は？＋ ０９１の
論理レベルへ駆動する。従って、これら出力回路は、極
めて高速に、伝送路を介して出力回路へ連結された他の
回路用に論理１と論理０の条件を確立することができる
。 ［０００３］ ＥＣＬ回路を実現するには、プルアップ回路がプルダウ
ン回路より速く切替わることが分かっている。典型的に
１個の抵抗器であるプルダウン回路によって供給された
インピーダンスのために、ロードポテンシャル（電位）
は、より低い論理レベルへゆっくり放電し、それによっ
てこの装置のために全体的なスイッチング速度を低下す
る。このプルダウン回路のスイッチング速度における改
良は、かかるＥＣＬ装置の全体的なスイッチング速度を
改良するためのポテンシャルの基準を意味する。 ［０００４］
される。このＥＣＬ回路は、バイポーラトランジスタの
より高速のスイッチング能力から効果を得るためにバイ
ポーラ技術において製作される。この回路の出力ステー
ジは、縦１列に連結されたプルアップ（ｐｕｌｌ−ｕｐ
）回路及びプルダウン（ｐｕｌｌ−ｄｏｗｎ）回路を含
む。このプルアップ回路及びプルダウン回路の直列連結
は、ロードを°′１″の論理レベル又は？＋ ０９１の
論理レベルへ駆動する。従って、これら出力回路は、極
めて高速に、伝送路を介して出力回路へ連結された他の
回路用に論理１と論理０の条件を確立することができる
。 ［０００３］ ＥＣＬ回路を実現するには、プルアップ回路がプルダウ
ン回路より速く切替わることが分かっている。典型的に
１個の抵抗器であるプルダウン回路によって供給された
インピーダンスのために、ロードポテンシャル（電位）
は、より低い論理レベルへゆっくり放電し、それによっ
てこの装置のために全体的なスイッチング速度を低下す
る。このプルダウン回路のスイッチング速度における改
良は、かかるＥＣＬ装置の全体的なスイッチング速度を
改良するためのポテンシャルの基準を意味する。 ［０００４］
本発明の目的は、エミッタ結合論理回路の全体的なスイ
ッチング速度を増加させることである。 ［０００５］ 本発明の特有の目的は、ＥＣＬ回路の出力プルダウン回
路のスイッチング速度を改良することである。 ［０００６］ 本発明の更に別の特別な目的は、プルダウン装置の切替
え中に接続されたロードのポテンシャルを速く放電する
ようＥＣＬ回路のプルダウンファンクションを実行する
ことができる回路素子を提供することである。 ［０００７］
ッチング速度を増加させることである。 ［０００５］ 本発明の特有の目的は、ＥＣＬ回路の出力プルダウン回
路のスイッチング速度を改良することである。 ［０００６］ 本発明の更に別の特別な目的は、プルダウン装置の切替
え中に接続されたロードのポテンシャルを速く放電する
ようＥＣＬ回路のプルダウンファンクションを実行する
ことができる回路素子を提供することである。 ［０００７］
本発明のこれら及び他の目的は、共通のポテンシャルへ
接続されたロードの能動プルダウンのために接合ＦＥＴ
又はゲートされたダイオードを使用する新規のＥＣＬ出
力回路によって達成される。本発明を実行に移すには、
あらゆるＮＰＮバイポーラ技術においても製作されうる
接合電界効果トランジスタ（ＦＥＴ）が使用される。こ
の接合ＦＥＴは、プルアップ回路と１列に連結される。 その接合ＦＥＴは、標準ゲートと同様にバックゲートを
有する。接合ＦＥＴ用の標準ゲートは、ソースとドレー
ンの間にデプレッション領域を限定し、このデプレッシ
ョン領域は、ソースとドレーン間の導電率を減少又は増
加させるよう調節される。 ［０００８］ このバックゲートは、ソースとドレーンとの間で、スイ
ッチング間にその装置の全体的なインピーダンスをさら
に制御する付加的な伝導通路調節を供給するために提供
される。 ［０００９］
接続されたロードの能動プルダウンのために接合ＦＥＴ
又はゲートされたダイオードを使用する新規のＥＣＬ出
力回路によって達成される。本発明を実行に移すには、
あらゆるＮＰＮバイポーラ技術においても製作されうる
接合電界効果トランジスタ（ＦＥＴ）が使用される。こ
の接合ＦＥＴは、プルアップ回路と１列に連結される。 その接合ＦＥＴは、標準ゲートと同様にバックゲートを
有する。接合ＦＥＴ用の標準ゲートは、ソースとドレー
ンの間にデプレッション領域を限定し、このデプレッシ
ョン領域は、ソースとドレーン間の導電率を減少又は増
加させるよう調節される。 ［０００８］ このバックゲートは、ソースとドレーンとの間で、スイ
ッチング間にその装置の全体的なインピーダンスをさら
に制御する付加的な伝導通路調節を供給するために提供
される。 ［０００９］
本発明の好適実施例において、接合ＦＥＴのバックゲー
トは、先行する論理ステージヘ連結され、ゲート接続に
よって切替えられる。論理１から論理２への出力論理状
態が切替わる間に、プルダウン装置のインピーダンスは
、標準ゲートによって限定されたデプレッション領域と
Ｎ形ウェルへ連結されたバックゲートの変調のために初
期に低下される。この装置インピーダンスの瞬時の低下
は、ソースからドレーンへの電流を増加させ、従ってロ
ード連結部でポテンシャルを速く放電する。 ［００１０］ 本発明の他の実施例においては、そのプルダウン回路は
、接合ＦＥＴと標準バイポーラ接合トランジスタによっ
てＮＰＮバイポーラ技術で製作される。バイポーラトラ
ンジスタのベース−コレクタ連結が接合ＦＥＴを介して
１個のダイオードを形成するようゲートされるゲートさ
れたダイオード構成においてその２つの装置を連結する
ことにより、ロードのための放電インピーダンスの更な
る低下刃（示される。この組合せ装置は、電力消費の増
加や回路密度の過度の減少なしに速度増加を供給する。 ［００１１］
トは、先行する論理ステージヘ連結され、ゲート接続に
よって切替えられる。論理１から論理２への出力論理状
態が切替わる間に、プルダウン装置のインピーダンスは
、標準ゲートによって限定されたデプレッション領域と
Ｎ形ウェルへ連結されたバックゲートの変調のために初
期に低下される。この装置インピーダンスの瞬時の低下
は、ソースからドレーンへの電流を増加させ、従ってロ
ード連結部でポテンシャルを速く放電する。 ［００１０］ 本発明の他の実施例においては、そのプルダウン回路は
、接合ＦＥＴと標準バイポーラ接合トランジスタによっ
てＮＰＮバイポーラ技術で製作される。バイポーラトラ
ンジスタのベース−コレクタ連結が接合ＦＥＴを介して
１個のダイオードを形成するようゲートされるゲートさ
れたダイオード構成においてその２つの装置を連結する
ことにより、ロードのための放電インピーダンスの更な
る低下刃（示される。この組合せ装置は、電力消費の増
加や回路密度の過度の減少なしに速度増加を供給する。 ［００１１］
次に図ＩＡ及び図ＩＢにおいて、どのようなバイポーラ
技術によって製作されてもよいＰチャネル接合電界効果
トランジスタ（Ｐ−ＪＦＥＴ）が示される。従来のソー
ス９、ゲート１２、及びドレーン１３の構造は、Ｐチャ
ネル１０上に設けられる。このゲート１２は、炉にドー
プ処理された領域よりなり、かつ、Ｐチャネル１０と接
合されている。ゲートはソースに関して適度にバイアス
された場合、ゲート１２の電極の下の近傍でＰチャネル
の幅を調節することによりソースとドレーン間の電流量
を制御する。 ［００１２］ ドレーン１３及びソース９は、接合ＦＥＴ装置において
公知である通り、Ｐチャネル１０の両端へ連結されてい
る。 ［００１３］ 図ＩＡ及び図ＩＢのＰ−ＪＦＥＴはまた、バックゲート
１４と共に製作される。このバックゲート１４は、Ｐチ
ャネル１０の下側に沿って延びるＮ形ウェル８を含み、
カリ、バックゲートを構成する埋込み部分へ連結される
。Ｎ サブコレクタ領域７は、装置のＰ基板６からＮ形
ウェル８を分離している。 ［００１４］ 図ＩＣは、略形式で、図ＩＡ及び図ＩＢの構成図に従っ
てＰ−ＪＦＥＴの製作から生じる素子を図示する。その
バックゲート１４及びゲート１２の両方は、Ｐチャネル
１０の幅を調節するよう使用され、従って、ドレーン及
びソース間で電流を変更する。バックゲート１４は、ソ
ース９に対して適度にバイアスされた場合、Ｎ形ウェル
８とＰチャネル１０間に形成された接合部に基づき、同
様にＰチャネル領域１０を調節することによりソース９
からの伝導とドレーン１３からの伝導を制御する。 ［００１５］ バックゲート１４及びゲート１２の両方を使用するＰチ
ャネルを調節する能力は、ドレーン１３及びソース９間
に増加された電流変調能力を提供する。ドレーン１３及
びソース９間に与えられたインピーダンスは、バックゲ
ートへのバイアス供給に応答して変化され、更にドレー
ン１３及びソース９間のより制御可能なインピーダンス
を装置に与える。 ［００１６］ バックゲート１４及びゲート１２の両方を使用してＰチ
ャネルを調節するこの能力は、図２へ−図５に示される
通り、プルダウン回路として実行に移される。 次に図２Ａ−図４Ｂを参照して、バイポーラＮＰＮトラ
ンジスタとして示されたプルアップ装置２９と、図ＩＡ
と図ＩＢのＰ−ＪＦＥＴ３０として示されたプルダウン
装置の両方へ接続されたＥＣＬ回路の論理ステージ２５
が示される。図２Ａ、３Ａ及び４Ａ並びにこれらに対応
する図２Ｂ、３Ｂ及び４Ｂに示した回路の差異は、図２
Ｂ、３Ｂ及び４Ｂの回路の場合、より低いポテンシャル
への各プルダウン装置３０のドレーンの接続である。 ［００１７］ 図２Ａ及び図２Ｂは、バックゲート３２がポテンシャル
ｖＣＣへ接続され、装置にＰチャネルの幅の減少を与え
る状態を図示する。 ［００１８］ 図３Ａ、３Ｂ、４Ａ及び４Ｂは、論理ステージ２５が切
替わる場合、同様にバックゲート３２を切替えることに
よりＰチャネルを変調する能力を利用する。 ［００１９］ これら図に記載された回路は、装置３０用のゲートポテ
ンシャルがソースポテンシャルよりＶＢＥ、即ち、安定
状態中に装置２９用のペースエミッタ接合部間の電圧降
下分、高いという事実を使用する。プルダウン変換中に
、装置２９のベースと装置３０のゲート上のポテンシャ
ルは、減少する。従って、装置３０用のゲートは、ソー
スに関してＶＢＥボルトより少なく逆バイアスされる。 初期のプルダウンモード中に装置３０によって与えられ
たインピーダンスは、ゲートが出力端子３１へ結ばれた
ソース接続に関して少なく逆バイアスされるにつれて効
果的に低くなり、端子３１上のロードポテンシャルは、
放電する。バックゲート３２は、更にドレーン−ソース
インピーダンスを低くし、装置のプルダウン速度を増加
する一方で更にＰチャネルを変調するよう付加的に適切
にバイアスされる。 ［００２０］ 図３Ａ、３Ｂ、４Ａ及び４Ｂの装置は、プルダウン装置
３０により動的なインピーダンスを与え、このインピー
ダンスを初期に低くさせ、端子３１上にロードポテンシ
ャルを速く放電するようにバックゲートを変調する。図
７に示される通り、プルアップとプルダウン装置を駆動
するＸでのポテンシャルは、装置３０用のインピーダン
スに帰着し、初期のプルダウンモード中に実質的に下げ
られ、それによって放電電流を増加する。初期のプルア
ップモード中には、逆電流が発生し、装置用のゲートと
バックゲート３２の変調のために装置のインピーダンス
が初期に増大する。安定状態中には、装置３０のインピ
ーダンスは、図７に図示される通り、名目値Ｒへ復帰さ
れる。 ［００２１］ 図３Ａ及び図３Ｂの回路は、遅延を増加する傾向にある
ＥＣＬ論理ステージ２５から駆動されるノードＸ上のロ
ーディングを増加する欠点を有する。バックゲートによ
る増加されたローディングのこの欠点は、装置のバック
ゲートを変調することから生ずる速度の増加によって補
充される。 ［００２２］ 変調の効果的な抵抗と程度は、装置・３０のゲート及び
バックゲートの接続による。期待されうる通り、図３Ａ
、３Ｂ、４Ａ及び４Ｂの装置は、装置３０用のゲートと
同様に、バックゲート３２の変調を仮定して、Ｐチャネ
ル抵抗のより動的な変調を与える。 ［００２３］ 図７に示される通り、プルダウン状態中の効果は、プル
ダウンインピーダンスに一時の減少を与えることであり
、従って端子（ｎｏｄｅ）３１で現れるすべてのポテン
シャルも速く放電する。端子３１上のポテンシャルが減
少するにつれてソースバイアスへのゲートは、ＶＢＥボ
ルトまで増加し、従って、装置３ｏのインピーダンスを
端子３１上のポテンシャルの変化をもたらすレベルＲま
で増加させる。次のプルアップ状態では、装置２９の伝
導が容易に行われ、各装置３゜用のゲートポテンシャル
は、高くされ、装置のインピーダンスを本質的な非伝導
状態へ速く変調する。 ［００２４］ 図４Ａ及び４Ｂの回路は、バックゲートの出力端子３１
の接続を使用する。このことは、バックゲート３２をノ
ードＸへ直接接続することから得られる変調度に帰着せ
ず、ノードＸ上のローディングにおけるいくつかの改良
が、認められる。容量性のロードをその接続された端子
へ与えるバックゲート３２は、プルアップ装置２９によ
ってノードＸから効果的に絶縁される。 ［００２５］ 前述の原理はまた図５に従ってプルダウン回路を与える
よう実行に移される。 図５のプルダウン回路は、２つの装置、即ち、ＮＰＮ装
置３４と、これと接続された、バックゲート３２を含む
Ｐ−ＪＦＥＴ３０を有する。付加的なＮＰＮ装置３４に
よって実現された利点は、出力端子３１とプルダウンポ
テンシャルを表現する端子ＶＴ間のプルダウンモード中
に、なおさらにインピーダンスを低くする付加的な電流
ゲイン（電流増幅率）を含む。Ｐ−ＪＦＥＴ３０とＮＰ
Ｎトランジスタ３４の組合せは、ゲートされたダイオー
ドに帰着する。この実施例においてバックゲート３２は
また、図４Ａ及び４Ｂと同様に、出力端子３１へ接続さ
れる。Ｐ−ＪＦＥＴ３０とＮＰＮ装置３４のこの接続か
らなるゲートされたダイオードは、能動抵抗器を与え、
この抵抗値は、動的に変化し、ノードＸ上で信号変換さ
れる。 ［００２６］ 図５の実施例から認められた利点は、ＮＰＮ装置３４を
介して実現される付加的な電流ゲインを含む。プルダウ
ン電流がＮＰＮ装置３４用のベース電流の（β＋１）倍
であるので、装置３０による効果的なプルダウン抵抗は
、図２Ａ、２Ｂ３Ａ、３Ｂ、４Ａ及び４Ｂの先行の単一
ＪＦＥＴ装置より（β＋１）倍率さい。このことは、Ｐ
−ＪＦＥＴ３０のサイズを減らす機会を与え、装置に必
要とされる必要区域ばかりでなく、ノードＸへ付加され
たゲート容量の徹底的な減少をも保存する。 ［００２７］ 動作において、ノードＸでの信号が状態をプルアップ状
態を表現する高状態から、プルダウン回路が出力端子３
１からの電流を減少させるプルダウン状態へ変化する場
合、他の実施例にある通り、Ｐ−ＪＦＥＴ３０は、イン
ピーダンスの大きな一時の減少を有する。インピーダン
スのこの一時の減少は、ＮＰＮ装置３４によって伝導さ
れた電流の増加としてもたらされ、出力端子３１上に残
存するどんなポテンシャルも速く放電する。回路が、端
子３１を効果的に放電している安定状態を最後に得る場
合、Ｐ−ＪＦＥＴ３０用のゲートソースバイアスは、本
質的には、装置２９のベースエミッタポテンシャルであ
るＶＢＥである。この際、Ｐ−ＪＦＥＴ３０は、程よい
レベルの電流を伝導しており、また、ドレーン電流は、
ソースドレーン電圧によって設定されうる。適切な動作
のためには、ソースからドレーンへの電圧とＮＰＮ装置
３４用のベース電流がＯより大きくなければならない。 このことは、端子３１上の出力レベルがＶＴよりＶＢＥ
分大きいことを本質的に要求する。ポテンシャルＶＴが
十分に低ければ、Ｐ−ＪＦＥＴ３０のドレーン電流は飽
和し、また、Ｐ−ＪＦＥＴ３０とＮＰＮ装置３４の安定
状態プルダウン電流はほぼ等しい。 ［００２８］ 図５のプルダウン回路を実現するために使用されうる回
路素子は、図６Ａ及び６Ｂにより詳細に示される。図６
Ａ及び６Ｂの装置は、組合せたＰ−ＪＦＥＴ／ＮＰＮ装
置としてみなされうる。本装置において、ＮＰＮバイポ
ーラトランジスタは、Ｐチャネル１０に沿ってエミッタ
１８を配置することによりＰ−ＪＦＥＴで製作されうる
。エミッタ１８は、ドレーン接続１３がまたＮＰＮ装置
用のベース接続１６として機能しうるためにＰチャネル
１０と接合する。コレクタは、Ｎ形ウェル８を介して製
作されたバックゲート１４と共通している。Ｎ形ウェル
８とＰチャネル１０は、ＮＰＮ装置３４の残存する半分
を製作するベースコレクタ接合を与える。 ［００２９］ 以前に注目された通り、Ｐ−ＪＦＥＴ３０の寸法を小さ
くすると共にＮＰＮ装置３４によって与えられた付加的
な電流ゲインが利用されうる。従って、図６Ａと６Ｂの
装置は、プルダウン回路用の全体的な設計空間の節約を
表現し、がっ、駆動するノードＸに所望のロード電気容
量より高い容量を余り負荷しなり）。 ［００３０］
技術によって製作されてもよいＰチャネル接合電界効果
トランジスタ（Ｐ−ＪＦＥＴ）が示される。従来のソー
ス９、ゲート１２、及びドレーン１３の構造は、Ｐチャ
ネル１０上に設けられる。このゲート１２は、炉にドー
プ処理された領域よりなり、かつ、Ｐチャネル１０と接
合されている。ゲートはソースに関して適度にバイアス
された場合、ゲート１２の電極の下の近傍でＰチャネル
の幅を調節することによりソースとドレーン間の電流量
を制御する。 ［００１２］ ドレーン１３及びソース９は、接合ＦＥＴ装置において
公知である通り、Ｐチャネル１０の両端へ連結されてい
る。 ［００１３］ 図ＩＡ及び図ＩＢのＰ−ＪＦＥＴはまた、バックゲート
１４と共に製作される。このバックゲート１４は、Ｐチ
ャネル１０の下側に沿って延びるＮ形ウェル８を含み、
カリ、バックゲートを構成する埋込み部分へ連結される
。Ｎ サブコレクタ領域７は、装置のＰ基板６からＮ形
ウェル８を分離している。 ［００１４］ 図ＩＣは、略形式で、図ＩＡ及び図ＩＢの構成図に従っ
てＰ−ＪＦＥＴの製作から生じる素子を図示する。その
バックゲート１４及びゲート１２の両方は、Ｐチャネル
１０の幅を調節するよう使用され、従って、ドレーン及
びソース間で電流を変更する。バックゲート１４は、ソ
ース９に対して適度にバイアスされた場合、Ｎ形ウェル
８とＰチャネル１０間に形成された接合部に基づき、同
様にＰチャネル領域１０を調節することによりソース９
からの伝導とドレーン１３からの伝導を制御する。 ［００１５］ バックゲート１４及びゲート１２の両方を使用するＰチ
ャネルを調節する能力は、ドレーン１３及びソース９間
に増加された電流変調能力を提供する。ドレーン１３及
びソース９間に与えられたインピーダンスは、バックゲ
ートへのバイアス供給に応答して変化され、更にドレー
ン１３及びソース９間のより制御可能なインピーダンス
を装置に与える。 ［００１６］ バックゲート１４及びゲート１２の両方を使用してＰチ
ャネルを調節するこの能力は、図２へ−図５に示される
通り、プルダウン回路として実行に移される。 次に図２Ａ−図４Ｂを参照して、バイポーラＮＰＮトラ
ンジスタとして示されたプルアップ装置２９と、図ＩＡ
と図ＩＢのＰ−ＪＦＥＴ３０として示されたプルダウン
装置の両方へ接続されたＥＣＬ回路の論理ステージ２５
が示される。図２Ａ、３Ａ及び４Ａ並びにこれらに対応
する図２Ｂ、３Ｂ及び４Ｂに示した回路の差異は、図２
Ｂ、３Ｂ及び４Ｂの回路の場合、より低いポテンシャル
への各プルダウン装置３０のドレーンの接続である。 ［００１７］ 図２Ａ及び図２Ｂは、バックゲート３２がポテンシャル
ｖＣＣへ接続され、装置にＰチャネルの幅の減少を与え
る状態を図示する。 ［００１８］ 図３Ａ、３Ｂ、４Ａ及び４Ｂは、論理ステージ２５が切
替わる場合、同様にバックゲート３２を切替えることに
よりＰチャネルを変調する能力を利用する。 ［００１９］ これら図に記載された回路は、装置３０用のゲートポテ
ンシャルがソースポテンシャルよりＶＢＥ、即ち、安定
状態中に装置２９用のペースエミッタ接合部間の電圧降
下分、高いという事実を使用する。プルダウン変換中に
、装置２９のベースと装置３０のゲート上のポテンシャ
ルは、減少する。従って、装置３０用のゲートは、ソー
スに関してＶＢＥボルトより少なく逆バイアスされる。 初期のプルダウンモード中に装置３０によって与えられ
たインピーダンスは、ゲートが出力端子３１へ結ばれた
ソース接続に関して少なく逆バイアスされるにつれて効
果的に低くなり、端子３１上のロードポテンシャルは、
放電する。バックゲート３２は、更にドレーン−ソース
インピーダンスを低くし、装置のプルダウン速度を増加
する一方で更にＰチャネルを変調するよう付加的に適切
にバイアスされる。 ［００２０］ 図３Ａ、３Ｂ、４Ａ及び４Ｂの装置は、プルダウン装置
３０により動的なインピーダンスを与え、このインピー
ダンスを初期に低くさせ、端子３１上にロードポテンシ
ャルを速く放電するようにバックゲートを変調する。図
７に示される通り、プルアップとプルダウン装置を駆動
するＸでのポテンシャルは、装置３０用のインピーダン
スに帰着し、初期のプルダウンモード中に実質的に下げ
られ、それによって放電電流を増加する。初期のプルア
ップモード中には、逆電流が発生し、装置用のゲートと
バックゲート３２の変調のために装置のインピーダンス
が初期に増大する。安定状態中には、装置３０のインピ
ーダンスは、図７に図示される通り、名目値Ｒへ復帰さ
れる。 ［００２１］ 図３Ａ及び図３Ｂの回路は、遅延を増加する傾向にある
ＥＣＬ論理ステージ２５から駆動されるノードＸ上のロ
ーディングを増加する欠点を有する。バックゲートによ
る増加されたローディングのこの欠点は、装置のバック
ゲートを変調することから生ずる速度の増加によって補
充される。 ［００２２］ 変調の効果的な抵抗と程度は、装置・３０のゲート及び
バックゲートの接続による。期待されうる通り、図３Ａ
、３Ｂ、４Ａ及び４Ｂの装置は、装置３０用のゲートと
同様に、バックゲート３２の変調を仮定して、Ｐチャネ
ル抵抗のより動的な変調を与える。 ［００２３］ 図７に示される通り、プルダウン状態中の効果は、プル
ダウンインピーダンスに一時の減少を与えることであり
、従って端子（ｎｏｄｅ）３１で現れるすべてのポテン
シャルも速く放電する。端子３１上のポテンシャルが減
少するにつれてソースバイアスへのゲートは、ＶＢＥボ
ルトまで増加し、従って、装置３ｏのインピーダンスを
端子３１上のポテンシャルの変化をもたらすレベルＲま
で増加させる。次のプルアップ状態では、装置２９の伝
導が容易に行われ、各装置３゜用のゲートポテンシャル
は、高くされ、装置のインピーダンスを本質的な非伝導
状態へ速く変調する。 ［００２４］ 図４Ａ及び４Ｂの回路は、バックゲートの出力端子３１
の接続を使用する。このことは、バックゲート３２をノ
ードＸへ直接接続することから得られる変調度に帰着せ
ず、ノードＸ上のローディングにおけるいくつかの改良
が、認められる。容量性のロードをその接続された端子
へ与えるバックゲート３２は、プルアップ装置２９によ
ってノードＸから効果的に絶縁される。 ［００２５］ 前述の原理はまた図５に従ってプルダウン回路を与える
よう実行に移される。 図５のプルダウン回路は、２つの装置、即ち、ＮＰＮ装
置３４と、これと接続された、バックゲート３２を含む
Ｐ−ＪＦＥＴ３０を有する。付加的なＮＰＮ装置３４に
よって実現された利点は、出力端子３１とプルダウンポ
テンシャルを表現する端子ＶＴ間のプルダウンモード中
に、なおさらにインピーダンスを低くする付加的な電流
ゲイン（電流増幅率）を含む。Ｐ−ＪＦＥＴ３０とＮＰ
Ｎトランジスタ３４の組合せは、ゲートされたダイオー
ドに帰着する。この実施例においてバックゲート３２は
また、図４Ａ及び４Ｂと同様に、出力端子３１へ接続さ
れる。Ｐ−ＪＦＥＴ３０とＮＰＮ装置３４のこの接続か
らなるゲートされたダイオードは、能動抵抗器を与え、
この抵抗値は、動的に変化し、ノードＸ上で信号変換さ
れる。 ［００２６］ 図５の実施例から認められた利点は、ＮＰＮ装置３４を
介して実現される付加的な電流ゲインを含む。プルダウ
ン電流がＮＰＮ装置３４用のベース電流の（β＋１）倍
であるので、装置３０による効果的なプルダウン抵抗は
、図２Ａ、２Ｂ３Ａ、３Ｂ、４Ａ及び４Ｂの先行の単一
ＪＦＥＴ装置より（β＋１）倍率さい。このことは、Ｐ
−ＪＦＥＴ３０のサイズを減らす機会を与え、装置に必
要とされる必要区域ばかりでなく、ノードＸへ付加され
たゲート容量の徹底的な減少をも保存する。 ［００２７］ 動作において、ノードＸでの信号が状態をプルアップ状
態を表現する高状態から、プルダウン回路が出力端子３
１からの電流を減少させるプルダウン状態へ変化する場
合、他の実施例にある通り、Ｐ−ＪＦＥＴ３０は、イン
ピーダンスの大きな一時の減少を有する。インピーダン
スのこの一時の減少は、ＮＰＮ装置３４によって伝導さ
れた電流の増加としてもたらされ、出力端子３１上に残
存するどんなポテンシャルも速く放電する。回路が、端
子３１を効果的に放電している安定状態を最後に得る場
合、Ｐ−ＪＦＥＴ３０用のゲートソースバイアスは、本
質的には、装置２９のベースエミッタポテンシャルであ
るＶＢＥである。この際、Ｐ−ＪＦＥＴ３０は、程よい
レベルの電流を伝導しており、また、ドレーン電流は、
ソースドレーン電圧によって設定されうる。適切な動作
のためには、ソースからドレーンへの電圧とＮＰＮ装置
３４用のベース電流がＯより大きくなければならない。 このことは、端子３１上の出力レベルがＶＴよりＶＢＥ
分大きいことを本質的に要求する。ポテンシャルＶＴが
十分に低ければ、Ｐ−ＪＦＥＴ３０のドレーン電流は飽
和し、また、Ｐ−ＪＦＥＴ３０とＮＰＮ装置３４の安定
状態プルダウン電流はほぼ等しい。 ［００２８］ 図５のプルダウン回路を実現するために使用されうる回
路素子は、図６Ａ及び６Ｂにより詳細に示される。図６
Ａ及び６Ｂの装置は、組合せたＰ−ＪＦＥＴ／ＮＰＮ装
置としてみなされうる。本装置において、ＮＰＮバイポ
ーラトランジスタは、Ｐチャネル１０に沿ってエミッタ
１８を配置することによりＰ−ＪＦＥＴで製作されうる
。エミッタ１８は、ドレーン接続１３がまたＮＰＮ装置
用のベース接続１６として機能しうるためにＰチャネル
１０と接合する。コレクタは、Ｎ形ウェル８を介して製
作されたバックゲート１４と共通している。Ｎ形ウェル
８とＰチャネル１０は、ＮＰＮ装置３４の残存する半分
を製作するベースコレクタ接合を与える。 ［００２９］ 以前に注目された通り、Ｐ−ＪＦＥＴ３０の寸法を小さ
くすると共にＮＰＮ装置３４によって与えられた付加的
な電流ゲインが利用されうる。従って、図６Ａと６Ｂの
装置は、プルダウン回路用の全体的な設計空間の節約を
表現し、がっ、駆動するノードＸに所望のロード電気容
量より高い容量を余り負荷しなり）。 ［００３０］
この組合せ装置は、どんな共通のＮＰＮバイポーラ技術
も使用していることが認められうる。このプルダウン素
子は、平均電力消費を増やすことなく動的なインピーダ
ンスを変化させることにより出力変換の速度を上げるプ
ッシュプル動作を提供する。
も使用していることが認められうる。このプルダウン素
子は、平均電力消費を増やすことなく動的なインピーダ
ンスを変化させることにより出力変換の速度を上げるプ
ッシュプル動作を提供する。
【図１】
Ａはバックゲート１４を含むＰチャネル接合電界効果ト
ランジスタ（Ｐ−ＪＦＥＴ）の正面図である。 Ｂは図ＩＡに示されたＰ−ＪＦＥＴ装置の断面図である
。 Ｃはバックゲートを有するＰ−ＪＦＥＴの構造を示す略
図である。
ランジスタ（Ｐ−ＪＦＥＴ）の正面図である。 Ｂは図ＩＡに示されたＰ−ＪＦＥＴ装置の断面図である
。 Ｃはバックゲートを有するＰ−ＪＦＥＴの構造を示す略
図である。
【図２】
Ａは本発明の１実施例に従ってプルダウン回路を有する
ＥＣＬ回路を示す図である。 Ｂはより低いプルダウンポテンシャルを有するもう１つ
のタイプのＥＣＬ回路で製作された図２Ａのプルダウン
回路を示す図である。
ＥＣＬ回路を示す図である。 Ｂはより低いプルダウンポテンシャルを有するもう１つ
のタイプのＥＣＬ回路で製作された図２Ａのプルダウン
回路を示す図である。
【図３】
Ａは図２へのプルダウン回路を越える改良されたコンダ
クタンス変調を有するプルダウン回路を示す図である。 Ｂはより低いプルダウンポテンシャルを有するもう１つ
のＥＣＬ回路で使用された図３Ａのプルダウン回路を実
証する図である。
クタンス変調を有するプルダウン回路を示す図である。 Ｂはより低いプルダウンポテンシャルを有するもう１つ
のＥＣＬ回路で使用された図３Ａのプルダウン回路を実
証する図である。
【図４】
Ａは本発明のもう１つの実施例に従ってプルダウン回路
を示す図である。 Ｂはより低いプルダウンポテンシャルを有する異なる駆
動ＥＣＬ回路で使用された図４Ａのプルダウン回路を示
す図である。
を示す図である。 Ｂはより低いプルダウンポテンシャルを有する異なる駆
動ＥＣＬ回路で使用された図４Ａのプルダウン回路を示
す図である。
【図５】
プルダウン回路が以前に記載された実施例を越える電流
ゲインを有して与えられる本発明の好適実施例を示す図
である。
ゲインを有して与えられる本発明の好適実施例を示す図
である。
【図６】
Ａは図５のプルダウンが組み合わされて単一のＰ−ＪＦ
ＥＴ／ＮＰＮ装置とｌ、）かになるかを示す図である。 Ｂは図６Ａの組合せＰ−ＪＦＥＴ／ＮＰＮの断面図であ
る。 Ｃは結果としての組合せＰ−ＪＦＥＴ／ＮＰＮ装置を示
す略図である。
ＥＴ／ＮＰＮ装置とｌ、）かになるかを示す図である。 Ｂは図６Ａの組合せＰ−ＪＦＥＴ／ＮＰＮの断面図であ
る。 Ｃは結果としての組合せＰ−ＪＦＥＴ／ＮＰＮ装置を示
す略図である。
【図７】
様々な実施例のプルダウン回路に対するインピーダンス
と電流の変化を示す図である。
と電流の変化を示す図である。
６ Ｐ基板
７ Ｎ サブコレクタ
８ Ｎ形ウェル
９ ソース
ＩＱ Ｐチャネル
１２ ゲート
１３ ドレーン
１４ バックゲート
１６ ベース
１８ エミッタ
２５ 論理ステージ
２９ プルアップ装置
３０ プルダウン装置
３１ 出力端子
３２ バックゲート
３４ ＮＰＮ装置
【図１】
図面
７口口
ＶＥＥ
【図４】
■口口
■Ｃ口
【図５】
ＶＣ口
ヒ
Claims (7)
- 【請求項１】エミッタ結合論理の論理ステージ回路へ接
続されたベースと、出力端子及び電源供給の第１の端子
へ接続されたエミッタ−コレクタ回路と、を有し、前記
論理ステージ回路から供給された第１の論理状態に応答
して第１の電圧を前記端子へ供給するバイポーラトラン
ジスタのプルアップ回路及び、前記エミッタ結合論理の
論理ステージ回路へ接続されたゲートと、前記出力端子
と前記電源供給の第２の端子へ接続されたソース−ドレ
ーン回路と、前記ソース−ドレーン回路の伝導を容易に
させるために接続されたバックゲートと、を有する接合
電界効果トランジスタのプルダウン回路で、前記第１の
論理状態から第２の論理状態へ前記論理ステージ回路が
切替わる間に、前記出力端子は、初期に減少すると共に
、ついで前記出力端子へ接続されたロードが前記第２の
論理状態と関連されたポテンシャルに至るにつれて増加
するインピーダンスを介して接続されるプルダウン回路
と、 を有するエミッタ結合論理回路。 - 【請求項２】前記バックゲートは前記ゲート接続へ接続
される請求項１のエミッタ結合論理回路。 - 【請求項３】前記バックゲートは前記出力ノードヘ接続
される請求項１のエミッタ結合論理回路。 - 【請求項４】エミッタ結合論理の論理ステージからの第
１の信号に応答してロードへ第１の電圧レベルを供給す
るために接続されたプルアップ回路と、前記ロードへ第
２の電圧レベルを供給するために接続され、前記エミッ
タ結合論理の論理ステージからの第２の信号に応答して
第２の電圧レベルへ前記ロードを接続する接合電界効果
トランジスタを有するプルダウン回路で、前記接合電界
効果トランジスタは前記第２の信号に応答して前記接合
電界効果トランジスタを介して前記ロードからの電流を
増加させるポテンシャルへ接続されたバックゲートを有
するプルダウン回路と、 を有する第１と第２の論理レベルを前記ロードに供給す
るエミッタ結合論理回路。 - 【請求項５】前記バックゲートは前記エミッタ結合論理
の論理ステージヘ接続され、かつ、前記エミッタ結合論
理の論理回路が前記第１の信号を与えることから前記第
２の信号を与えることへ切替わる場合、変換期間に前記
接合電界効果トランジスタのインピーダンスを初期に低
下させる前記第２の信号を受信する請求項４のエミッタ
結合論理回路。 - 【請求項６】前記接合電界効果トランジスタと直列に接
続されたベースエミッタ回路と、前記ロードへ接続され
たコレクタを有するバイポーラトランジスタと、前記接
合電界効果トランジスタのドレーンと接続されたベース
をさらに有するエミッタ結合論理回路で、前記バイポー
ラトランジスタは前記ロードと前記第２の電圧レベル間
の前記インピーダンスを減少させる請求項５のエミッタ
結合論理回路。 - 【請求項７】Ｎ＾＋サブコレクタを支持するＰ基板と、
前記サブコレクタの上に配置されたＮ形ウェルの層と、
前記Ｎ形ウェルの層の１部の上に配置され、かつ、ソー
ス、ゲート、ドレーン／ベース及びエミッタを含むＰチ
ャネルと、第２部に渡って前記Ｎ形ウェルの層へ連結さ
れたコレクタとバックゲートで、前記ゲートへ付加され
た信号に応答して前記コレクタとソースへ接続されたロ
ードの能動プルダウンを与えることのできる回路素子が
与えられるコレクタとバックゲートと、 を有する組合せＰチャネル接合電界効果トランジスタ／
ＮＰＮトランジスタ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US484949 | 1983-04-14 | ||
| US07/484,949 US5003199A (en) | 1990-02-26 | 1990-02-26 | Emitter coupled logic circuit having an active pull-down output stage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04130823A true JPH04130823A (ja) | 1992-05-01 |
| JPH07118645B2 JPH07118645B2 (ja) | 1995-12-18 |
Family
ID=23926302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2415795A Expired - Lifetime JPH07118645B2 (ja) | 1990-02-26 | 1990-12-28 | エミッタ結合論理回路及び組合せｐチャネル接合電界効果トランジスタ／ｎｐｎトランジスタ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5003199A (ja) |
| EP (1) | EP0444408A3 (ja) |
| JP (1) | JPH07118645B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7589386B2 (en) | 2001-01-23 | 2009-09-15 | Sony Corporation | Semiconductor device and manufacturing method thereof |
| JP2009540771A (ja) * | 2006-06-13 | 2009-11-19 | ディーエスエム ソリューションズ，インコーポレイテッド | ４端子ｊｆｅｔデバイスを有する回路構成 |
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-
1990
- 1990-02-26 US US07/484,949 patent/US5003199A/en not_active Expired - Fee Related
- 1990-12-28 JP JP2415795A patent/JPH07118645B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-18 EP EP19910100552 patent/EP0444408A3/en not_active Withdrawn
Patent Citations (1)
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| Publication number | Publication date |
|---|---|
| JPH07118645B2 (ja) | 1995-12-18 |
| EP0444408A2 (en) | 1991-09-04 |
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