JPH04132048A

JPH04132048A - Ｐｌｌ擬似ロック検出回路

Info

Publication number: JPH04132048A
Application number: JP2251321A
Authority: JP
Inventors: Seiichiro Satomura; 誠一郎里村
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-09-20
Filing date: 1990-09-20
Publication date: 1992-05-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、情報記録装置や通信装置等に用いられるＰＬ
Ｌ回路に関する。

［従来の技術］従来より、クロック専用信号をもたない情報記録装置や
通信装置では、情報再生時に、同期クロックを生成する
ためにＰＬＬ回路を使用する。

このＰＬＬ回路では１例えば、記録媒体からの再生信号
に含まれる一定周期のパターンを引き込み、このパター
ンから、それに同期したクロックを生成するものである
。すなわち、生成すべき同期クロックの周期をＴとする
と、再生信号には、ＰＬＬを起動して、引き込むための
ｎＴ周期のパターン（ＶＦＯパターン）の部分が存在す
ることになる。

第２図は、書き替え型の光ディスクのセクターフォーマ
ットの一例を示す模式図である。

コノ中−１’ＶＦＯ１，ＶＦＯ２、ＶＦ０３とあるのが
、ＰＬＬの引き込み用に設置された部分であり、この部
分には、“０１０”の繰り返しよりなる３Ｔパターンが
記録されている。つまり、これは、ｎ＝３の場合である
。

第３ｇは、光ディスクの再生回路の一例を示すブロック
図である。

この再生回路は、記録媒体３１からの再生信号を検出す
る検出器３２と、この検出信号を２値化する２値化回路
３３と、この２値化再生信号からセクターマークを検出
するセクターマーク検出器３４と、ここで検出されたセ
クターマークからリードゲート信号を生成するリードゲ
ート生成回路３５と、リードゲート信号と２値化再生信
号からクロックを生成するＰＬＬ回路３６と、リードゲ
ート信号と２値化再生信号から同期信号を生成する同期
信号検出回路３７と、２値化再生信号を復号する復号器
３８と、復号データからアドレスを認識するアドレス認
識回路３９と、復号データのエラー訂正を行うエラー訂
正回路４０と、復号データをインタフェースを介してホ
ストコンピュータに送るためのバッファ４１とを有して
いる。

第４図は、ＰＬＬ回路３６の一般的な例を示すブロック
図である。

このＰＬＬ回路３６は、基準発振器４２と、２値化再生
信号に基いて動作するパルスゲ−゛ト回路４３と、リー
ドゲート信号によって制御される切り替えスイッチ４４
と、位相比較器４５と、チャージポンプ４６と、電圧制
御発振器（Ｖ　Ｃ０）４７とを有する。

このＰＬＬ回路３６では、リードゲートが閉じている時
は１位相比較器４５の２つの入力には、基準発振器４２
とＶＣＯ４７が接続され、ＶＣＯ４７のクロックは基準
発振器４２と同周波数、同位相に近付く、パルスゲート
４３は、２値再生信号パルスが入力される毎に、そのパ
ルスと比較されるべ５ＶＣＯクロツクのパルスを１個通
過させる。また、２値再生信号パルスが入力されない時
は、パルスゲートも遮断される。

一方、リードゲートが開くと、２値再生信号が入力され
る毎に、１回ずつの位相比較が行われる。また、２値再
生信号が入力されない時は１位相比較は行われず、チャ
ージポンプ４６の出力値は保存されてＶＣＯ４７が出力
するクロックの周波数および位相も保持される。

そして、このようなＰＬＬ回路３６に第２図に示すよう
なフォーマットの信号が入力された場合には、次の３段
階の動作をする。

（１）まず、ＶＦＯＩ以前の部分では、リードゲートは
閉じておく、すると切り替えスイッチ４４は、下側の接
点と接続され、ＰＬＬ回路３６は。

この間、基準発振器４２のクロックによって周波数の引
き込みを行う。

（２）次に、ＶＦＯＩに入るとリードゲートを開く、す
ると切り替えスイッチ４４は、第４図に示す状態のよう
に上側の接点と接続され、ＰＬＬ回路３６は、入力され
た信号のＶＦＯパターンによって位相の引き込みを行う
。

（３）上記（１）および（２）によって、同期信号（Ａ
Ｍ）が入力される時には、ＰＬＬクロックは周波数も位
相も入力信号と同期（ロック）している、よってＡＭを
検出することができる。

［発明が解決しようとする課題］ところで、入力信号に異常がなければ、上記ＰＬＬ回路
３６によって、上述のような動作が行われ、何等問題は
ない、ところが、記録媒体の異常や再生感度の劣化、あ
るいは伝送経路上で発生するノイズ等によって、ＶＦＯ
パターンにも、パルス欠落（ドロップアウト）や余分な
パルス（エクストラパルス）の発生、さらにはパルスの
位相の大きなずれ（ビットシフト）が発生することがあ
る。

特に、ＰＬＬ動作で上記（１）と（２）の切り替えの時
点でドロップアウトやエクストラパルスが発生すると、
ＰＬＬは誤動作することがあり、この場合、ＰＬＬが別
の安定状態に達してしまうことがある。この状態を擬似
ロックという。

第５．、図は、擬似ロックの４つの例を示すタイムチャ
ートである。

図の■から＠に示すように、擬似ロック時のりロック周
波数は、正常時の（３ｎ＋１）／３ｎ、（４ｎ＋１）／
４ｎ、（５ｎ＋　１）１５　ｎ・・・・・・または（３
ｎ−１）／３ｎ、（４ｎ−１）／４ｎ、（５ｎ−１）１
５ｎ・・・・・・というかたちとなり、ｍを正の整数と
して、（（ｍｎ＋　１）／ｍｎ）　Ｆあるいは（（ｍｎ
−１）／ｍｎ）　Ｆという値をとる。

一般的には、ＶＦＯの自走周波数が目標周波数よりも高
い時には、（（ｍｎ＋１）／ｍｎ）　Ｆが出現し易く、
低い時には（（ｍｎ−１）／ｍｎ）Ｆが出現し易い。

ＰＬＬの擬似ロックは、位相比較器４５の特性の不連続
性あるいはＶＣＯ４７のＦＶ特性の非線型性によって発
生し易くなる。また、同じ装置に同じ欠陥信号が入力さ
れた場合でも、入力信号と基準発振器４２のクロックと
の位相差によって、発生したり発生しなかったりするこ
とがあるので、この事象の再現性は乏しい。

第６図は、ＰＬＬの入出力周波数特性を示す模式図であ
る。

図において、ｆ＝ｎＦの線が正常動作時を示し、その両
側の線が、擬似ロックである。

入力周波数が、ＶＣＯ４７の自走周波数や基準発振器４
２のクロック周波数より高くなったり低くなったりした
時、擬似ロックが出現し易くなる。

そして、ＰＬＬが擬似ロックすると、アドレスやデータ
は再生できない、同期信号も検出できない。

従って、ＰＬＬが擬似ロックしてしまったら、ＰＬＬを
新たに再起動して、基準発振器４２のクロックを入力し
、周波数の引き込みを再び行うべきである。

しかるにＰＬＬは、−旦正常にロックすれば。

それが擬似ロック状態になったり、不安定状態になるこ
とはほとんどないので、ＰＬＬの再起動は行わない方が
良い。

そこで、ＰＬＬの再起動を制御する方法として次のよう
なものが考えられる。

まず、第２図に示すフォーマットによると、ＶＦＯＩの
後にＡＭがあり、その後にＩＤがあり、そのＩＤの中に
はエラー検出をするためのＣＲＣがある。そこで、この
ＣＲＣを利用して・ＩＤが正しく再生されない場合は、
次のＶＣＯ２の領域内でＰＬＬを再起動する方法が第１
に考えられる。この時のＣＲＣエラー信号の流れを第３
図中に破線で示す。

また、ＡＭが正しく検出されなかったことによってＰＬ
Ｌを再起動する方法も考えられる。この時の同期信号検
出エラー信号の流れを第３図中に一点破線で示す。

しかし、これらのいずれの方法においても、それらのエ
ラーが、ＰＬＬ動作の異常によって発生したものなのか
、それともＰＬＬは正常動作しているのに信号に欠陥が
あってエラーと判断されたものなのかがわからない。

また、ＰＬＬクロックでＶＦＯパターンを同期化した時
のパターンについて調べて、１００１００１００・・・
というｎＴの同一パターンの繰返しをカウントし、それ
が所定回数以上続いたことによってＰＬＬがロックした
と判断し、そうでない場合は異常としてＰＬＬを再起動
するという方法もある。

しかし、これもやはりＶＦＯパターンの中に信号欠陥が
ある時、ＰＬＬが正常にロックしているにもかかわらず
、エラーと判断してしまうことがある。

本発明は、ＰＬＬが正常か異常かを適正に判定すること
ができ、ＰＬＬに正しい再起動をかけることができるＰ
ＬＬ擬似ロック検出回路を提供することを目的とする。

［課題を解決する手段］本発明は、入力信号に含まれる一定周期ｎＴ（ｎは整数
）のパターンから、それに同期した周期Ｔのクロックを
生成するＰＬＬ回路において、上記入力信号をＰＬＬク
ロックに同期化したときのパターンについて、ｎＴパタ
ーンとｎＴパターンとの間にある（ｎ＋１）Ｔパターン
あるいはｎＴパターンとｎＴパターンとの間にある（ｎ
−１）Ｔパターンを検出することによりＰＬＬが正常に
動作しているかどうかを検出することを特徴とする。

［作用］本発明では、入力をＰＬＬクロックに同期化したときの
パターンを認識して、ｎＴパターンとｎ丁パターンとの
間にある（ｎ＋１）Ｔパターンあるいはｎ丁パターンと
ｎＴパターンとの間にある（ｎ−１）Ｔパターンを検出
することにより、ＰＬＬの擬似ロックを検出することか
ら、他の信号の欠陥に影響されることなく、ＰＬＬの異
常を適正に判定することができる。

〔実施例］第１図は、本発明の一実施例を示す回路図である。

また、第７図（１）〜（３）は、このＰＬＬ擬似ロック
検出回路の動作を説明するタイムチャートである。

第１図において、フリップフロップｌ、２は、この擬似
ロック検出回路に入力される２値化再生信号をＰＬＬに
よって生成されたクロックに同期化するものである。す
なわち、クロックの立ち下がりエツジに対する２値化再
生信号の立ち上りエツジ位置によって、クロックに同期
した同期データが決定される。なお、上述した第５図に
おける同期データも、この回路によって生成される。

次に、シフトレジスタ３は、上記同期データをシリアル
／パラレル変換する。そして、シフトレジスタ３に入力
されたパターンが“１００１０００１００１”であった
場合、ＡＮＤ回路４．６とＮＯＲ回路５により、ＡＮＤ
回路４の出力端Ａに“ｌ”が出力される。

また、シフトレジスタに入力されたパターンが１００１
０１００１”であった場合、ＡＮＤ回路７．９とＮＯＲ
回路８により、ＡＮＤ回路９の出力端Ｂにｌ”が出力さ
れる。

そして、出力端Ａ、Ｈのいずれかの検出パルスがＯＲ回
路１２を経てフリップフロップｌＯによるウィンドウ内
に入っていれば、そのＱ出力Ｃに“１″が出力され、フ
リップフロップ１１にＰＬＬエラーが出力される。

つまり、ウィンドウ内で、ｎＴパターンの中に（ｎ＋１
）Ｔパターンあるいは（ｎ−１）Ｔパターンが存在する
時に、エラーが検出されることになる。但し、この実施
例は、ｎ＝３の場合である。

第８図は、ウィンドウの設定例を示すタイムチャートで
ある。

図示のように、ＰＬＬの動作が安定したＶＦＯパターン
の後半でウィンドウ内記憶器うにすることが有効である
。

第７図（１）は１本実施例の擬似ロック検出回路に第５
図［株］の擬似ロック信号を入力した場合のタイムチャ
ートである。この場合はウィンドウ内で“１００１０１
００１”パターンを検出し、エラー信号を出力する。

第７図（２）は１本実施例の擬似ロック検出回路に第５
図［相］の擬似ロック信号を入力した場合のタイムチャ
ートである。この場合はウィンドウ内で“１００１００
０１００１”パターンを検出し、エラー信号を出力する
。

第７図（３）は、再生信号に欠陥がある場合である０図
中ａの区間内は欠陥のない正常な３Ｔパターンである。

また、ｂの部分ではパルスが欠落している。さらに、Ｃ
の部分ではビットシフトが発生している。これらいずれ
の場合にも、ＰＬＬエラーは検出されない。

第９図は、本実施例の擬似ロック検出回路を用いたリー
ドゲートの制御方法の例を示すタイムチャートである。

ＰＬＬエラーが無ければ１図示のようにプリフォーマッ
ト部とデータ部において、リードゲートは１回ずつ開く
のが良い６本回路によってＰＬＬエラーが検出されれば
、リードゲートを閉じてＰＬＬを再起動させるのが良い
、これにはり−ドゲートαのように、エラーが検出され
たら直ちにＰＬＬを再起動させても良いし、リードゲー
トβのように、１回目のＩＤを再生終了するまではその
ままにしておいて、２回目のＶＦＯの領域でＰＬＬを再
起動させるという方法も考えられる。

以上のように、本実施例では、再生信号欠陥により、Ｐ
ＬＬ擬似ロックが発生したときに、それを速やかに検出
し、ＰＬＬを再起動することができる。

これによって、再生信号欠陥が多い場合にも、ＰＬＬが
正しくロックされないことに起因する再生不能現象の発
生率を低くすることができる。

また、ＶＦＯパターン領域内にドロップアウト、エクス
トラパルス、ビットシフト等の信号欠陥が有る場合でも
ＰＬＬの擬似ロック状態を正しく判断することができる
。

さらに、ＰＬＬのプルインレンジ、ロックインレンジ等
の特性を測定する時にも、本発明の回路を用いると便利
である。

また、データが正しく再生されない時に、その原因がＰ
ＬＬの疑似ロックにあるのか、あるいはその他の原因１
例えばデータ部の信号欠陥にあるのかということを判断
することができる。

［発明の効果］本発明によれば、入力信号のｎＴパターンの中にある（
ｎｉｌ）Ｔパターンあるいは（ｎ−１）Ｔパターンを検
出することにより、ＰＬＬの擬似ロックを検出すること
から、他の信号の欠陥に影響されることなく、ＰＬＬの
異常を適正に判定することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図である。第２図は、従来の書き替え型の光ディスクのセクターフ
ォーマットの一例を示す模式図である。第３図は、従来の光ディスクの再生回路の一例を示すブ
ロック図である。第４図は、従来のＰＬＬ回路の例を示すブロック図であ
る。第５図は、上記ＰＬＬ回路の擬似ロックの４つの例を示
すタイムチャートである。第６図は、上記ＰＬＬ回路の入出力周波数特性を示す模
式図である。第７図（１）〜（３）は、上記実施例のＰＬＬ擬似ロッ
ク検出回路の動作を説明するタイムチャートである。第８図は、上記実施例におけるウィンドウの設定例を示
すタイムチャートである。第９図は、上記実施例の擬似ロック検出回路を用いたリ
ードゲートの制御方法の例を示すタイムチャートである
。ｌ、２，１０．１１・・・フリップフロップ、３・・・
シフトレジスタ、４．６．７．９・・・ＡＮＤ回路、５．６・・・ＮＯＲ回路、１２・・・ＯＲ回路。特許出願人　　　キャノン株式会社同代理人用久保新７ｙ−７−７トライ′／′Ｆつ第６図入力酒醪４９第８図第７図（１）りＯ・ツク　１ＪＩＳ１ｆＬ「−−−−−第７図（２）ＰＬｌｊ５−

Claims

【特許請求の範囲】

（１）入力信号に含まれる一定周期ｎＴ（ｎは整数）の
パターンから、それに同期した周期Ｔのクロックを生成
するＰＬＬ回路において、上記入力信号をＰＬＬクロックに同期化したときのパタ
ーンについて、ｎＴパターンとｎＴパターンとの間にあ
る（ｎ＋１）ＴパターンあるいはｎＴパターンとｎＴパ
ターンとの間にある（ｎ−１）Ｔパターンを検出するこ
とによりＰＬＬが正常に動作しているかどうかを検出す
ることを特徴とするＰＬＬ擬似ロック検出回路。
（２）請求項（１）において、上記ＰＬＬが正常に動作していないと判断したときには
、ＰＬＬを新たに再起動することを特徴とするＰＬＬ回
路。