JPH04132083A - 半導体論理回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体論理回路装置に関し、特に、過去の
入力データを保持することができ、かつスイッチ手段に
よって保持データの変更が可能な半導体論理回路装置に
関する。

［従来の技術］ 第５Ａ図は、過去の入力データを保持することができ、
かつスイッチ手段によって保持データの変肩が可能な、
従来の半導体論理回路装置（以下、単に論理回路装置と
称する）を示す回路図であり、特に、レシオラッチ回路
を構成している例を示している。第５Ａ図において、論
理回路装置は、インバータ回路１ａおよび１ｂを備え、
特にインバータ回路１ｂは、Ｐ型の電界効果トランジス
タ（以下、ＦＥＴ）ｌｃと、Ｎ型のＦＥＴ１ｄとから構
成される。インバータ１ａの入力端子とインバータ１ｂ
の出力端子とはノード２ａに接続され、インバータ１ｂ
の入力端子とインバータ１ａの出力端子とはノード２ｂ
に接続されている。Ｎ型のＦＥＴ３の一端はノード２ａ
に接続されており、かつその他端はデータ入力端子５に
接続されている。このＦＥＴ３のゲートには、制御端子
６を介して制御信号が与えられる。また、ノード２ｂは
データ出力端子７に接続されている。

次に、第５Ａ図に示した従来の論理回路装置の動作につ
いて説明する。まず、第５Ａ図において、論理回路装置
が、たとえば［０］保持状態から［１コ保持状態に変化
するときの動作について説明する。この場合、ＦＥＴ３
のゲートに制御信号［１］か与えられると、このＦＥＴ
３は導通状態となり、データ入力端子５とノード２ａと
が電気的に接続される。ここで、制御信号として［１］
が与えられる前におけるノード２ａの値が［０］であり
、入力端子５から入力された入力データの値が［１コで
あるから、インバータ１ａが反転するまでは、ノード２
ｂの値は［１］であり、ＦＥＴ１ｄはオン状態にある。

したがって、ＦＥＴ３とＦＥＴ１ｄとのレシオに応じて
、ノード２ａの電位は上昇し続ける。しかしこのノード
２ａの電位は、ＦＥＴ３がＮ型であり、ＦＥＴ１ｄがオ
ン状態にあるので、電源電位からＦＥＴ３のしきい値ｖ
ｔｈ分だけ低い電位よりもさらに低い電位までしか上昇
しない。そしてノード２ａの電位が、インバータ１ａの
論理しきい値を超えるまで上昇すると、インバータ１ａ
は反転し、ＦＥＴ１ｄはオフ状態となり、ＦＥＴ１ｃは
オン状態となる。

この結果、ノード２ａの電位は電源電位にまで上昇する
。その後、制御信号が［１］から［０］に変化して、Ｆ
ＥＴ３が非導通状態になると、ノード２ａおよび２ｂは
、ＦＥＴ３のゲートに与えられる制御信号の変化直前の
状態におけるそれぞれの値を保持し、データ出力端子７
は、ＦＥＴ３が次に導通状態になるまでの間、ノード２
ｂの値を出力し続ける。

次に、第５Ｂ図は、従来の論理回路装置の他の例を示す
回路図であり、特にレシオレスラッチ回路を構成してい
る例を示している。第５Ｂ図において、インバータ１ａ
の入力端子と、Ｎ型ＦＥＴ３ａの一端と、Ｐ型ＦＥＴ３
ｂの一端とがノード２ａに接続され、インバータ１ｂの
入力端子と、インバータ１ａの出力端子とはノード２ｂ
に接続され、さらにＰ型ＦＥＴ３ｂの他端と、インバー
タ１ｂの出力端子とが互いに接続されている。Ｎ型ＦＥ
Ｔ３ａの他端は、データ入力端子５に接続されている。

このＦＥＴ３ａおよび３ｂのゲートには、制御端子６を
介して制御信号が印加されている。また、ノード２ｂは
、データ出力端子７に接続されている。

次に、第５Ｂ図に示した従来の論理回路装置の動作につ
いて説明する。第５Ｂ図において、論理回路装置が、た
とえば［０］保持状態から［１コ保持状態に変化すると
きの動作について説明する。

この場合、ＦＥＴ３ａおよび３ｂに制御信号［１］が与
えられると、ＦＥＴ３ａは導通状態、３ｂは非導通状態
となり、データ入力端子５とノード２ａとが電気的に接
続される一方で、ノード２ａとインバータ１ｂの出力と
は電気的に非接続となる。

ここで、制御信号として［１コが与えられる前における
ノード２ａの値が［０コであり、データ入力端子５から
入力された入力データの値が［１コであるから、ノード
２ａの電位は上昇し続ける。

しかしこのノード２ａの電位は、ＦＥＴ３ａがＮ型なの
で、電源電位からＦＥＴ３ａのしきい値Ｖｔｈ分だけ低
い電位にまでしか上昇しない。そして、ノード２ａの電
位がインバータ１ａの論理しきい値を超えるまで上昇し
、インバータ１ａが反転したとしても、前述のようにＦ
ＥＴ３ｂが非導通状態にあるので、ノード２ａの電位は
やはり電源電位よりＦＥＴ３ａのしきい値ｖｔｈ分だけ
低い電位以上には上昇しない。その後、制御信号が［１
コから［０コに変化して、ＦＥＴ３ａが非導通状態、３
ｂが導通状態になると、ノード２ａおよび２ｂは、制御
信号の変化直前の状態におけるそれぞれの値を保持し、
データ出力端子７は、ＦＥＴ３が次に導通状態になるま
での間、ノード２ｂの値を出力し続ける。

次に、第５Ｃ図は、従来の論理回路装置のさらに他の例
を示す回路図であり、特にレシオラッチ回路を構成して
いる例を示している。第５Ｃ図に示した回路が第５Ａ図
に示した回路と異なる部分は、Ｎ型ＦＥＴ３ａの一端お
よび他端とＰ型ＦＥＴａｂの一端および他端とが互いに
接続され、これらＦＥＴ３ａおよび３ｂのゲートには、
制御端子６ａおよび６ｂから、相補的信号がそれぞれ与
えられるという点である。

次に、第５Ｃ図に示した従来の論理回路装置の動作につ
いて説明する。第５Ｃ図において、論理回路装置が、た
とえば［０］保持状態から［１コ保持状態に変化すると
きの動作について説明する。

この場合、ＦＥＴ３ａ、３ｂに制御信号入力端子６ａ、
６ｂから、それぞれ、制御信号［１］。

［０コが与えられると、ＦＥＴ３ａ、３ｂがともに導通
状態となり、データ入力端子５とノード２ａとが電気的
に接続される。この動作については、第５Ａ図の論理回
路装置と同様である。そして、インバータ１ａが反転す
るまで、ＦＥＴ１ｄはオン状態であるけれども、ＦＥＴ
３ｂがＰ型なので、ノード２ａの電位は、電源電位より
やや低い電位にまで上昇する。そして、ノード２ａの電
位が、インバータ１ａの論理しきい値を超えるまで上昇
すると、インバータ１ａが反転し、ＦＥＴ１ｄがオフし
かっＦＥＴ１ｃがオンすることによって、ノード２ａの
電位が電源電位まで上昇する点は、第５Ａ図の論理回路
装置の場合と同じである。その後、制御信号が［１コか
ら［０］に変化した際の動作も第５Ａ図の回路と同様で
ある。

次に、第５Ｄ図は、従来の論理回路装置のさらに他の例
を示す回路図であり、特に、レシオレスラッチ回路を構
成している例を示している。第５Ｄ図に示した論理回路
装置が第５Ｂ図に示した論理回路装置と異なる部分は、
Ｎ型ＦＥＴ３ａの一端および他端とＰ型ＦＥＴ３ｃの一
端および他端とが互いに接続されると同時に、Ｐ型ＦＥ
Ｔａｂの一端および他端とＮ型ＦＥＴ３ｄの一端および
他端とが互いに接続される点であり、さらにＦＥＴ３ａ
および３ｂのゲートに制御端子６ａより制御信号が共通
に与えられ、かつＦＥＴ３ｃおよび３ｄのゲートに制御
端子６ｂより制御信号が共通に与えられ、これら制御端
子６ａおよび６ｂより与えられる信号が互いに相補的関
係にあるという点である。

次に、第５Ｄ図に示した従来の論理回路装置の動作につ
いて説明する。第５Ｄ図において、論理回路装置が、た
とえば［０］保持状態から［１コ保持状態に変化すると
きの動作について説明する。

この場合、ＦＥＴ３ａおよび３ｂに制御信号入力端子６
ａから制御信号［１コが与えられ、かっＦＥＴ３ｃおよ
び３ｄに制御信号入力端子６ｂから制御信号［０コが与
えられると、ＦＥＴ３ａおよび３ｃは導通状態、３ｂお
よび３ｄは非導通状態となり、データ入力端子５とノー
ド２ａとが電気的に接続される一方で、ノード２ａとイ
ンバータ１ｂの出力とは電気的に非接続となる。この動
作については、第５Ｂ図の論理回路装置の場合と同じで
ある。ノード２ａの電位は、ＦＥＴ３ｂおよび３ｄが非
導通状態であり、かっＦＥＴ３ｂがＰ型なので、電源電
位にまで上昇する。その後、制御信号が反転した際の動
作も第５Ｂ図と同様である。

［発明が解決しようとする課題］ 従来の半導体論理・回路装置は以上のように構成されて
いるので、次のような問題点があった。

まず、第５Ａ図の場合、たとえば、［０コ保持状態から
［１コ保持状態に変化するときの動作が、電源電圧が低
いと正常に行なえなくなるという問題点がある。すなわ
ち、ＦＥＴ３が制御信号［１コを受けて導通状態になる
と、インバータ１ａが反転するまでは、ＦＥＴ１ｄはオ
ンしているので、前述のようにＦＥＴ３とＦＥＴ１ｄと
のレシオに応じて、ノード２ａの電位は上昇し続ける。

ここで、ノード２ａの電位は、ＦＥＴ３がＮ型でありか
つＦＥＴ１ｄがオンしていることから、前述のように電
源電位よりもＦＥＴ３のしきい値電圧ｖｔｈ分だけ低い
電位よりもさらに低い電位にまでしか上昇しない。この
ようなノード２ａにおける電位の電源電圧依存性が、イ
ンバータ１ａの論理しきい値の電源電圧依存性よりも大
きいので、電源電圧が低いと、ノード２ａの電位がイン
バータ１ａの論理しきい値を超えられず、インバータ１
ａは反転動作できなくなってしまう。

次に、第５Ｂ図の場合、たとえば〔０コ保持状態から［
１コ保持状態に変化する動作中に、または口０］保持状
態が長くなったときに、インバータ１ａに貫通電流が流
れてしまうという問題点がある。すなわち、ＦＥＴ３ａ
およびＦＥＴ３ｂに制御信号として［１コが与えられて
、ＦＥＴ３ａが導通状態、３ｂが非導通状態となると、
データ入力端子５から入力された入力データの値は［１
コであるから、ノード２ａの電位は上昇し続ける。

そして、ＦＥＴ３ａがＮ型であり、かっＦＥＴ３ｂがオ
フしているので、ノード２ａの電位は、電源電位よりも
ＦＥＴ３ａのしきい値電圧ｖｔｈ分だけ低い電位にまで
しか上昇しない。したがって、ノード２ａの値が［０］
から［１コに変化する動作中にインバータ１ａに直流貫
通電流が流れてしまうことになる。また、［０］保持状
態が長くなると、ノード２ａにおける電位およびインバ
ータ１ｂの出力がともに接地電位であり、かつＦＥＴ３
ｂがＰ型なので、ＦＥＴ３ｂが非導通状態になってノー
ド２ａの電位が接地電位から浮上りやすくなる。この結
果、ノード２ａの電位がＦＥＴ３ｂのしきい値電圧の絶
対値すなわち１ｖｔｈＩ電位にまで上昇して、ＦＥＴ３
ｂが導通するまでインバータ１ａに貫通電流が流れてし
まう可能性がある。

次に、第５Ｃ図において、たとえば［０コ保持状態から
［１コ保持状態に変化するときの動作について考えると
、インバータ１ａが反転するまでは、ＦＥＴ１ｄはオン
状態であるが、ＦＥＴ３ｂがＰ型なので、ノード２ａの
電位は電源電位よりやや低い電位にまで上昇する。この
ため、第５Ａ図の例に比べて、インバータ１ａの反転し
やすさが増している。しかし、第１のスイッチ手段とし
てのＦＥＴ３ａおよび３ｂがＣＭＯ３回路で構成される
ことになることから、制御信号が２種類必要であり、さ
らにこの第１のスイッチ手段がスイッチ手段の群として
構成されるときには、その数が多いほどスイッチ素子数
の増加度は大きくなってしまうという問題点がある。

さらに、第５Ｄ図に示した論理回路装置は、上述の第５
Ａ図、第５Ｂ図および第５Ｃ図のそれぞれに示した論理
回路装置に比べて、動作上の安定性は高い。しかしなが
ら、第５Ｄ図の論理回路装置においては、第１および第
２のスイッチ手段としてのＦＥＴ３ａおよび３ｃ、３ｂ
および３ｄがそれぞれ０Ｍ０８回路として構成されるこ
とになることから、制御信号が２種類必要となる。加え
て、第１のスイッチ手段がスイッチ手段の群で構成され
たときには、その数が多いほどスイッチ素子数の増加度
は大きくなってしまうという問題点は依然残っている。

それゆえに、この発明の目的は、動作の安定性および動
作速度を向上させた半導体論理回路装置を提供すること
である。

この発明の他の目的は、素子数、制御信号数の減少を図
りながら、消費電流の低減をも図った半導体論理回路装
置を提供することである。

［課題を解決するための手段］ この発明に係る半導体論理回路装置は、第１の電源電位
を供給する手段と、第２の電源電位を供給する手段と、
所定の導電型の電界効果トランジスタで構成されかつ保
持データを変更するための第１のスイッチ手段と、第１
のスイッチ手段に制御信号を供給する手段と、第１のス
イッチ手段の一端に接続された入力を有するインバータ
と、第１および第２の電源電位供給手段間に設けられ、
インバータの出力および入力にそれぞれ接続された入力
および出力を有するフィードバック手段と、第１のスイ
ッチ手段の他端にデータ入力を供給する手段と、インバ
ータの出力からデータ出力を取り出す手段と、電界効果
トランジスタの導電型に応じて、フィードバック手段の
出力と第１または第２の電源電位供給手段との間に接続
され、フィードバック手段の不能化または能動化を切り
換えるための第１のスイッチ手段とを備える。これら第
１および第２のスイッチ手段は、互いに逆の位相で開閉
される。

この発明の他の局面に従うと、半導体論理回路装置は、
第１の電源電位を供給する手段と、第２の電源電位を供
給する手段と、一端が共通接続された所定の同一導電型
の複数の電界効果トランジスタ群からなり保持データを
変更するための第１のスイッチ手段群と、第１のスイッ
チ手段群に制御信号を供給する手段と、第１のスイッチ
手段群に共通接続された一端に入力が接続されたインバ
ータと、第１および第２の電源電位供給手段間に設けら
れ、インバータの出力および入力にそれぞれ接続された
入力および出力を有するフィードバック手段と、第１の
スイッチ手段群の各々の他端にデータ入力を供給する手
段と、インバータの出力からデータ出力を取り出す手段
と、電界効果トランジスタの導電型に応じて、フィード
バック手段の出力と東１または第２の電源電位供給手段
との間に接続され、フィードバック手段の不能化または
能動化を切り換えるための第２のスイッチ手段とを備え
る。そして第２のスイッチ手段がオン状態のときに第１
のスイッチ手段群はすべてオフ状態であり、かつ第２の
スイッチ手段がオフ状態ときに、第１のスイッチ手段群
のうちの１つだけがオン状態でありかつ残りがすべてオ
フ状態であるように、第１のスイッチ手段群および第２
のスイッチ手段は開閉される。

［作用コ 第２のスイッチ手段を設けることにより、半導体論理回
路装置が［０コ保持状態から［１］保持状態に変化する
ときには、インバータが反転するまでフィードバック手
段によるデータのフィードバックが阻止され、これによ
りインバータの反転を容易にしている。そして、インバ
ータの反転が完了すれば、第２のスイッチ手段の切換に
よってフィードバック手段が効果的となり、インバータ
の入力電位を電源電位まで上昇させることを可能にして
いる。

〔発明の実施例コ 第１図は、この発明の一実施例による半導体論理回路装
置を示す回路図である。第１図において、インバータ回
路１ａの入力端子と、Ｎ型ＦＥＴ３ａの一端と、Ｐ型Ｆ
ＥＴ３ｂの一端と、Ｐ型ＦＥＴ１ｃの一端とが、ノード
２ａに接続され、インバーク１ａの出力端子はノード２
ｂに接続されている。ＦＥＴ１ｃの他端は電源電位に接
続され、ＦＥＴ３ｂの他端とＦＥＴ１ｄの一端とが接続
され、さらにＦＥＴ１ｄの他端は接地電位に接続されて
いる。また、Ｎ型ＦＥＴ３ａの他端は、データ入力端子
５に接続されている。ＦＥＴ３ａおよび３ｂのゲートに
は、制御信号入力端子６より制御信号が共通に与えられ
、ＦＥＴ１ｃおよび１ｄのゲートには、ノード２ｂから
制御信号が共通に与えられる。このノード２ｂはデータ
出力端子７に接続されている。

ＦＥＴ１ｃ、ｌｄおよび３ｂは、ノード２ｂにおける電
位をデータ入力とし、制御信号入力端子６からの信号を
制御入力とし、かつノード２ａにおける電位を出力とす
るフィードバック回路を形成している。ここで、ＦＥＴ
３ｂは、ノード２ａと接地電位との間に、ＦＥＴ１ｄと
直列に挿入されたスイッチ素子（第２のスイッチ手段）
である。

次に、第１図に示した実施例の動作について説明する。

第１図において、たとえば、論理回路装置が口０］保持
状態からｃｌ］保持状態に変化するときの動作について
考える。ＦＥＴ３ａおよび３ｂに制御信号入力端子６か
ら制御信号［１］が与えられると、ＦＥＴ３ａは導通状
態、３ｂは非導通状態となり、データ入力端子５とノー
ド２ａとが電気的に接続される一方で、ノード２ａとＦ
ＥＴ１ｄの出力とは電気的に非接続となる。

制御信号として［１］が与えられる前にノード２ａに保
持されている値は［０コであり、データ入力端子５から
入力された入力データの値は［１コであるから、ノード
２ａの電位は上昇し続ける。

そして、インバータ１ａが反転するまでは、ノード２ａ
の電位は、ＦＥＴ３ａがＮ型なので、電源電位よりもＦ
ＥＴ３ｃのしきい値電圧ｖｔｈ分だけ低い電位まで上昇
することができる。このような電位の上昇が可能なのは
、ＦＥＴ１ｄがオン状態にあってもＦＥＴ３ｂがオフし
ているので、ＦＥＴ１ｃ、ｌｄおよび３ｂからなるフィ
ードバック回路による電位上昇の妨げが存在しないため
である。また、このようなフィードバック回路による電
位上昇の妨げがない結果、ノード２ａにおける電位の上
昇速度が速くなる。

そして、ノード２ａの電位がインバータ１ａの論理しき
い値を超えるまで上昇すると、インバータ１ａが反転し
、ＦＥＴ１ｃがオンするので、ノード２ａの電位はさら
に電源電位まで上昇し、インバータ１ａに直流貫通電流
が流れることはなくなる。

その後、制御信号が［１］から［０コに変化して、ＦＥ
Ｔ３ａが非導通状態、３ｂが導通状態になると、ノード
２ａおよび２ｂは、制御信号の変化直前におけるそれぞ
れの値を保持し、データ出力端子７は、ＦＥＴ３ａが次
に導通状態になるまでの期間中、ノード２ｂに保持され
ている値を出力し続ける。

次に、論理回路装置が［１］保持状態から［０］保持状
態に変化する場合の動作について説明する。

このとき、初期状態ではノード２ｂの値は［０］なので
、フィードバック回路のＦＥＴ１ｃがオンしている。こ
のため、データ入力端子５にｏ■が印加されると、ノー
ド２ａの電位は、ＦＥＴ３ａのオン抵抗とＦＥＴ１ｃの
オン抵抗との比で決まる電位まで下がる。ここで、ＦＥ
Ｔ３ａはＮ型なので、ＦＥＴ１ｃのオン抵抗を小さくす
れば、この電位は０■に近い値にまで下げることができ
、確実にインバータ１ａを反転させることができる。

したがって、第１図のフィードバック回路において、ノ
ード２ａと電源電位との間に、ＦＥＴ１ｃと直列にスイ
ッチ素子を設ける必要はない。

なお、上述の実施例では、ＦＥＴ３ａおよび３ｂは、ト
ランジスタの導電型が、それぞれＮ型。

Ｐ型であったが、第２Ａ図のように、ＦＥＴ３ａの導電
型をＰ型にし、ＦＥＴ３ｂの導電型をＮ型にして、ＦＥ
Ｔ３ｂを、電源電位とノード２ａとの間に、ＦＥＴＩ　
ｃと直列に挿入し、がっ第１図の実施例の場合の制御信
号を反転した制御信号を与えるようにすれば同じ効果が
得られる。

また、第１図に示した実施例では、ＦＥＴ３ａおよび３
ｂは、トランジスタの導電型が、それぞれＮ型、Ｐ型で
あったが、第２Ｂ図のように、ＦＥＴ３ｂの導電型をＮ
型にし、ＦＥＴ３ａに与えられる制御信号と相補的関係
にある制御信号をこのＦＥＴ３ｂに与えるようにすれば
、同じ効果が得られる。

さらに、第２Ａ図に示した実施例では、ＦＥＴ３ａおよ
び３ｂは、トランジスタの導電型が、それぞれ、Ｐ型、
Ｎ型であったが、第２Ｃ図に示すように、ＦＥＴ３ｂの
導電型もＰ型にし、ＦＥＴ３ａに与えられる制御信号と
相補的関係にある制御信号をこのＦＥＴ３ｂに与えるよ
うにすれば同じ効果が得られる。

次に、第３図は、この発明による半導体論理回路装置を
、シングルビット線のセンスラッチ回路に適用した実施
例を示す回路図である。第３図において、たとえば複数
のメモリセル８はそれぞれ、ワード線９と、シングルビ
ット線１０ａないし１０ｄとを備えている。そして、デ
ータ入力端子５ａないし５ｄは、それぞれ、シングルビ
ット線１０ａないし１０ｄに接続されている。ＦＥＴ３
ａないし３ｄの一端は共通接続されたノード２ａを形成
し、他端はそれぞれデータ入力端子５ａないし５ｄに接
続されている。ＦＥＴ３ａないし３ｄにはデコーダ１１
の出力が制御信号として与えられる。このデコーダ１１
は、アドレス入力信号１２ａおよび１２ｂに対応した制
御信号群を出力するが、その際、制御信号入力端子６か
らＦＥＴ３ｅに与えられる制御信号がデコーダ１１の制
御信号ともなっており、ＦＥＴ３ｅが非導通状態になる
ような制御信号であれば、デコーダ１１はＦＥＴ３ａな
いし３ｄのうちの１つだけが導通しかつ他のＦＥＴはす
べて非導通状態になるような制御信号を出力する。これ
により、複数のメモリセル８のいずれか１つのデータが
データ入力としてノード２ａに与えられることになる。

逆に、ＦＥＴ３ｅが導通状態になるような制御信号であ
れば、デコーダ１１は、ＦＥＴ３ａないし３ｄのすべて
が非導通状態になるような制御信号を出力する。

この結果、ノード２ａおよび２ｂは、それぞれにおける
データを保持することになる。

なお、第４図は、このようなメモリセル８の一例として
のＦＩＦＯ回路を示す回路図であるが、メモリセル８と
しては、そのほかに、ＲＯＭのメモリセル回路、マルチ
ボートメモリのメモリセル回路等も用いることができる
。

［発明の効果コ 以上のように、この発明によれば、第１の電源電位を供
給する手段と、第２の電源電位を供給する手段と、所定
の導電型の電界効果トランジスタで構成され保持データ
を変更する第１のスイッチ手段と、第１のスイッチ手段
に制御信号を供給する手段と、第１のスイッチ手段の一
端に入力が接続されたインバータと、第１および第２の
電源電位供給手段間に設けられ、インバータの出力およ
び入力にそれぞれ接続された入力および出力を有するフ
ィードバック手段と、第１のスイッチ手段の他端にデー
タ入力を供給する手段と、インバータの出力からデータ
出力を取り出す手段とを備えた半導体論理回路装置にお
いて、第１のスイッチ手段の電界効果トランジスタの導
電型に応じて、フィードバック手段の出力と第１または
第２の電源電位供給手段との間に接続され、フィードバ
ック手段の不能化または能動化を切り換えるための第２
のスイッチ手段を設け、第１および第２のスイッチ手段
を互いに逆の位相で開閉するように構成したので、動作
の安定性および動作速度の向上が図られた半導体論理回
路装置を得ることができ、さらには素子数、制御信号数
の減少を図りながら半導体論理回路装置の消費電流量の
低減をも図ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例による半導体論理回路装
置を示す回路図である。 第２Ａ図は、この発明の他の実施例による半導体論理回
路装置を示す回路図である。 第２Ｂ図は、この発明のさらに他の実施例による半導体
論理回路装置を示す回路図である。 第２Ｃ図は、この発明のさらに他の実施例による半導体
論理回路装置を示す回路図である。 第３図は、この発明による半導体論理回路装置をシング
ルビット線のセンスラッチ回路に適用した実施例を示す
回路図である。 第４図は、第３図のメモリセル回路の一例を示す回路図
である。 第５Ａ図は、従来の半導体論理回路装置の一例を示す回
路図である。 第５Ｂ図は、従来の半導体論理回路装置の他の例を示す
回路図である。 第５Ｃ図は、従来の半導体論理回路装置のさらに他の例
を示す回路図である。 第５Ｄ図は、従来の半導体論理回路装置のさらに他の例
を示す回路図である。 図において、１ａ、１ｂはインバータ回路、２ａ、２ｂ
はノード、ｌｃ、ｌｄ、３，３ａ、３ｂ。 ３ｃ、３ｄ、３ｅはＦＥＴ、５，５ａ、５ｂ、５ｃ、５
ｄはデータ入力端子、６ａ、６ｂは制御信号入力端子、
７はデータ出力端子、８はメモリセル回路、９はワード
線、１０ａ、１０ｂ、１０ｃ。 １０ｄはシングルビット線、１１はデコーダ、１２ａ、
１２ｂはアドレス入力信号を示す。 なお、図中、同一符号は同一または相当部分を示す。 第払図 ２ａ　、２ｂ：ノード ５：テ一りλ力顛１ト ロ：纏りｑｓｐａ号人１’）１１ｎ＋ ７：うζダ出ｍ１ｌｒｊｒ （ばか２名） 第２Ｂ図 第田図

Claims (2)

【特許請求の範囲】
1. （１）保持データの変更が可能な半導体論理回路装置で
   あって、 第１の電源電位を供給する手段と、 第２の電源電位を供給する手段と、 所定の導電型の電界効果トランジスタで構成され、前記
   保持データを変更するための第１のスイッチ手段と、 前記第１のスイッチ手段に制御信号を供給する手段と、 前記第１のスイッチ手段の一端に入力が接続されたイン
   バータと、 前記第１および第２の電源電位供給手段間に設けられ、
   前記インバータの出力および入力にそれぞれ接続された
   入力および出力を有するフィードバック手段と、 前記第１のスイッチ手段の他端にデータ入力を供給する
   手段と、前記インバータの出力からデータ出力を取り出
   す手段と、 前記電界効果トランジスタの導電型に応じて、前記フィ
   ードバック手段の出力と前記第１または第２の電源電位
   供給手段との間に接続され、前記フィードバック手段の
   不能化または能動化を切り換えるための第２のスイッチ
   手段とを備え、前記第１および第２のスイッチ手段は、
   互いに逆の位相で開閉される、半導体論理回路装置。
2. （２）保持データの変更が可能な半導体論理回路装置で
   あって、 第１の電源電位を供給する手段と、 第２の電源電位を供給する手段と、 一端が共通接続された所定の同一導電型の複数の電界効
   果トランジスタ群からなる、前記保持データを変更する
   ための第１のスイッチ手段群と、前記第１のスイッチ手
   段群に制御信号を供給する手段と、 前記第１のスイッチ手段群の共通接続された一端に入力
   が接続されたインバータと、 前記第１および第２の電源電位供給手段間に設けられ、
   前記インバータの出力および入力にそれぞれ接続された
   入力および出力を有するフィードバック手段と、 前記第１のスイッチ手段群の各々の他端にデータ入力を
   供給する手段と、 前記インバータの出力からデータ出力を取り出す手段と
   、 前記電界効果トランジスタの導電型に応じて、前記フィ
   ードバック手段の出力と前記第１または第２の電源電位
   供給手段との間に接続され、前記フィードバック手段の
   不能化または能動化を切り換えるための第２のスイッチ
   手段とを備え、前記第２のスイッチ手段がオン状態のと
   きに前記第１のスイッチ手段群はすべてオフ状態であり
   、かつ前記第２のスイッチ手段がオフ状態のときに前記
   第１のスイッチ手段群のうちの１つだけがオン状態であ
   りかつ残りがすべてオフ状態であるように前記第１のス
   イッチ手段群および第２のスイッチ手段は開閉される、
   半導体論理回路装置。