JPH04132087A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04132087A JPH04132087A JP2250268A JP25026890A JPH04132087A JP H04132087 A JPH04132087 A JP H04132087A JP 2250268 A JP2250268 A JP 2250268A JP 25026890 A JP25026890 A JP 25026890A JP H04132087 A JPH04132087 A JP H04132087A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- high voltage
- nonvolatile memory
- voltage generation
- semiconductor integrated
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えば、用途
の異なる複数からなる不揮発性記憶ブロックを備えた半
導体集積回路装置に利用して有効な°技術に関するもの
である。
の異なる複数からなる不揮発性記憶ブロックを備えた半
導体集積回路装置に利用して有効な°技術に関するもの
である。
ＥＰＲＯＭ （イレーザブル＆プログラマブル・リード
・オンリー・メモリ）を内蔵したｌチップマイクロコン
ピュータがある。このようなＥＦＲＯＭ内蔵の１チツプ
マイクロコンピユータに関しては、例えば、■日立製作
所から販売されている’ＨＤ６３０１ＹＪがある。
・オンリー・メモリ）を内蔵したｌチップマイクロコン
ピュータがある。このようなＥＦＲＯＭ内蔵の１チツプ
マイクロコンピユータに関しては、例えば、■日立製作
所から販売されている’ＨＤ６３０１ＹＪがある。
本願発明者にあっては、その記憶データの種類に応じて
複数からなるＥＦＲＯＭを搭載して大規模集積回路の開
発することを考えた。すなわち、ＥＦＲＯＭ−を用いて
、プログラム開発から製品完成までの開発期間を短縮し
て、所望の回路機能を持つ新製品をいち早く市場に出す
ことができる。
複数からなるＥＦＲＯＭを搭載して大規模集積回路の開
発することを考えた。すなわち、ＥＦＲＯＭ−を用いて
、プログラム開発から製品完成までの開発期間を短縮し
て、所望の回路機能を持つ新製品をいち早く市場に出す
ことができる。
上記のような１チフプマイクロコンピユータでは単一の
ＥＦＲＯＭを内蔵するものである。しかしながら、要求
される機能が複雑化するに従い、ＥＰＲＯＭも記憶情報
の内容、例えばデータ処理手順を示すプログラムや、処
理されるべきデータに対応した係数や変数といったデー
タテーブル等に応じて複数種類を設けることが必要にな
る。
ＥＦＲＯＭを内蔵するものである。しかしながら、要求
される機能が複雑化するに従い、ＥＰＲＯＭも記憶情報
の内容、例えばデータ処理手順を示すプログラムや、処
理されるべきデータに対応した係数や変数といったデー
タテーブル等に応じて複数種類を設けることが必要にな
る。
この発明の目的は、複数の不揮発性記憶ブロックを持ち
、回路ブロック面積の効率設計と低消費電力化を実現し
た半導体集積回路装置を提供することにある。
、回路ブロック面積の効率設計と低消費電力化を実現し
た半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細嘗の記述および添付図面から明らかになるであ
ろう。
、本明細嘗の記述および添付図面から明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、第１の不揮発性記憶ブロックに書き込み用の
高電圧を発生する高電圧発生回路を内蔵させ、その高電
圧を第２の不揮発性記憶ブロックに対しても共通に用い
るようにする。
高電圧を発生する高電圧発生回路を内蔵させ、その高電
圧を第２の不揮発性記憶ブロックに対しても共通に用い
るようにする。
上記した手段によれば、比較的大きな消費電流と占有面
積を持つ高電圧発生回路が共用化できるから、複数の不
揮発性記憶ブロックを備えた半導体集積回路装置におけ
る回路ブロック面積の効率設計と低消費電力化が実現で
きる。
積を持つ高電圧発生回路が共用化できるから、複数の不
揮発性記憶ブロックを備えた半導体集積回路装置におけ
る回路ブロック面積の効率設計と低消費電力化が実現で
きる。
第１図には、この発明に係る半導体集積回路装置に構成
される不揮発性記憶部の一実施例のブロック図が示され
ている。同図の各回路ブロックは。
される不揮発性記憶部の一実施例のブロック図が示され
ている。同図の各回路ブロックは。
図示しない他の回路ブロックとともに公知の半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような１個の半導体基板上において形成され
る。
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような１個の半導体基板上において形成され
る。
この実施例の不揮発性記憶部は、２つの不揮発性記憶回
路ＭＣＩとＭＣ２から構成される。１つの不揮発性記憶
回路ＭＣ２は、同図においてデコーダＤＣＲ２を中心に
して上下に分割された２つのメモリアレイＭＡＲＹ２１
．２２と、上記各メモリアレイＭＡＲＹ２１．２２に対
応して設けられた入出力回路１１０２１．２２を含んで
いる。
路ＭＣＩとＭＣ２から構成される。１つの不揮発性記憶
回路ＭＣ２は、同図においてデコーダＤＣＲ２を中心に
して上下に分割された２つのメモリアレイＭＡＲＹ２１
．２２と、上記各メモリアレイＭＡＲＹ２１．２２に対
応して設けられた入出力回路１１０２１．２２を含んで
いる。
上記入出力回路１１０２１．２２は、メモリアレイＭＡ
ＲＹ２１．２２に対応したデータ線の中からカラム系の
アドレスデコード出力により選択されるものを実質的な
入力回路の出力端子と出力回路の入力端子が結合される
共通データ線に接続するカラムスイッチを含むものであ
る。
ＲＹ２１．２２に対応したデータ線の中からカラム系の
アドレスデコード出力により選択されるものを実質的な
入力回路の出力端子と出力回路の入力端子が結合される
共通データ線に接続するカラムスイッチを含むものであ
る。
制御回路Ｃ０ＮＴは、アドレスバスＡＢから供給される
アドレス信号とコントロールバスＣＢから供給される制
御信号を受け、上位ビットのアドレスから上記不揮発性
記憶回路ＭＣ２に割り当てられたアドレス入力を検出す
ると、それに対応した下位ビットのアドレスをデコーダ
ＤＣＲ２に供給して、上記メモリアレイＭＡＲＹ２１．
２２の選択動作を行わせる。また、制御信号から書き込
み／読み出し又はベリファイ等の動作モードを識別し、
それぞれの動作に必要なタイミング信号を発生して、上
記選択されたメモリアレイＭＡＲＹ２１．２２やそれに
対応した入出力回路ｌ１０２１．２２に伝える。
アドレス信号とコントロールバスＣＢから供給される制
御信号を受け、上位ビットのアドレスから上記不揮発性
記憶回路ＭＣ２に割り当てられたアドレス入力を検出す
ると、それに対応した下位ビットのアドレスをデコーダ
ＤＣＲ２に供給して、上記メモリアレイＭＡＲＹ２１．
２２の選択動作を行わせる。また、制御信号から書き込
み／読み出し又はベリファイ等の動作モードを識別し、
それぞれの動作に必要なタイミング信号を発生して、上
記選択されたメモリアレイＭＡＲＹ２１．２２やそれに
対応した入出力回路ｌ１０２１．２２に伝える。
ＥＦＲＯＭにおいては、メモリセルへのデータの書き込
み動作時に、メモリ素子のゲートとドレイン電極に高電
圧を印加し、ソース、ドレイン間の電位勾配により発生
したホットエレクトロン（電子）をフローティングゲー
トに注入する。このようなフローティングゲートへの電
子の注入によってメモリ素子のしきい値電圧が高くされ
、電子の注入が行われないメモリ素子のしきい値電圧が
低いままにされることよって、記憶情報の１０“と“１
″に対応される。
み動作時に、メモリ素子のゲートとドレイン電極に高電
圧を印加し、ソース、ドレイン間の電位勾配により発生
したホットエレクトロン（電子）をフローティングゲー
トに注入する。このようなフローティングゲートへの電
子の注入によってメモリ素子のしきい値電圧が高くされ
、電子の注入が行われないメモリ素子のしきい値電圧が
低いままにされることよって、記憶情報の１０“と“１
″に対応される。
この実施例では、このようなメモリ素子への書き込み動
作に必要な高電圧を内部に設けられた高電圧発生回路Ｖ
ＰＰＧにより発生される。この高電圧発生回路ＶＰＰＧ
は、約５ｖのような比較的低い動作電圧により動作させ
られ、内蔵の発振回路又はそれが搭載される半導体集積
回路装置におけるシステムクロックのような周期的なパ
ルス信号を用いて、キャパシタとチャージシェアを利用
した昇圧回路により約１５Ｖのような高い電圧を形成す
る。このような高電圧発生回路ＶＰＰＧの内蔵化によっ
て、メモリ素子への上記のような書き込み動作のときに
、外部から高電圧の供給が不要にできる。
作に必要な高電圧を内部に設けられた高電圧発生回路Ｖ
ＰＰＧにより発生される。この高電圧発生回路ＶＰＰＧ
は、約５ｖのような比較的低い動作電圧により動作させ
られ、内蔵の発振回路又はそれが搭載される半導体集積
回路装置におけるシステムクロックのような周期的なパ
ルス信号を用いて、キャパシタとチャージシェアを利用
した昇圧回路により約１５Ｖのような高い電圧を形成す
る。このような高電圧発生回路ＶＰＰＧの内蔵化によっ
て、メモリ素子への上記のような書き込み動作のときに
、外部から高電圧の供給が不要にできる。
この実施例の半導体集積回路装置では、機能の多様化等
のために、上記のような不揮発性記憶部には、上記不揮
発性記憶回路ＭＣ２とは種類の異なるデータの格納に用
いられる不揮発性記憶回路ＭＣＩが設けられる。この不
揮発性記憶回路ＭＣＩは、同図においてデコーダＤＣＲ
１を中心にして上下に分割された２つのメモリアレイＭ
ＡＲＹ１１．１２と、上記各メモリアレイＭＡＲＹ１１
゜２２に対応して設けられた入出力回路１１０１１゜１
２を含んでいる。上記入出力回路１１０１１゜１２は、
メモリアレイＭＡＲＹ１１．１２に対応したデータ線の
中からカラム系のアドレスデコード出力により選択され
るものを実質的な入力回路の出力端子と出力回路の入力
端子が結合される共通データ線に接続するカラムスイッ
チを含むものである。
のために、上記のような不揮発性記憶部には、上記不揮
発性記憶回路ＭＣ２とは種類の異なるデータの格納に用
いられる不揮発性記憶回路ＭＣＩが設けられる。この不
揮発性記憶回路ＭＣＩは、同図においてデコーダＤＣＲ
１を中心にして上下に分割された２つのメモリアレイＭ
ＡＲＹ１１．１２と、上記各メモリアレイＭＡＲＹ１１
゜２２に対応して設けられた入出力回路１１０１１゜１
２を含んでいる。上記入出力回路１１０１１゜１２は、
メモリアレイＭＡＲＹ１１．１２に対応したデータ線の
中からカラム系のアドレスデコード出力により選択され
るものを実質的な入力回路の出力端子と出力回路の入力
端子が結合される共通データ線に接続するカラムスイッ
チを含むものである。
そして、上記のようなメモリ素子への書き込みに必要な
高電圧は、上記の不揮発性記憶回路ＭＣ２に設けられた
高電圧発生回路ＶＰＰＧにより形成されたものを用いる
。すなわち、上記高電圧発生回路ＶＰＰＧは、１つの不
揮発性記憶回路ＭＣ２側に内蔵されているけれども、他
の不揮発性記憶回路ＭＣＩに対しても共通に用いられる
。このような高電圧発生回路ＶＰＰＧの共用化によって
、不揮発性記憶部の占有面積を小さく形成することがで
きる。
高電圧は、上記の不揮発性記憶回路ＭＣ２に設けられた
高電圧発生回路ＶＰＰＧにより形成されたものを用いる
。すなわち、上記高電圧発生回路ＶＰＰＧは、１つの不
揮発性記憶回路ＭＣ２側に内蔵されているけれども、他
の不揮発性記憶回路ＭＣＩに対しても共通に用いられる
。このような高電圧発生回路ＶＰＰＧの共用化によって
、不揮発性記憶部の占有面積を小さく形成することがで
きる。
高電圧発生回路ＶＰＰＧは、上記のような発振回路や昇
圧回路を含むので比較的大きな消費電力となる。そのた
め、不揮発性記憶回路ＭＣ１，ＭＣ２のそれぞれに設け
る場合に比べて消費電力を大幅に低減できる。そして、
高電圧発生回路ｖｐＰＧは、上記のような周期的なパル
ス信号に従い。
圧回路を含むので比較的大きな消費電力となる。そのた
め、不揮発性記憶回路ＭＣ１，ＭＣ２のそれぞれに設け
る場合に比べて消費電力を大幅に低減できる。そして、
高電圧発生回路ｖｐＰＧは、上記のような周期的なパル
ス信号に従い。
比較的大きな容量値を持つキャパシタの充放電動作を行
うために、昇圧動作において回路の接地電位点や電源電
圧線に比較的大きなパルス性のノイズの発生を伴うもの
である。上記のように高電圧発生回路ＶＰＰＧの共用化
によって、上記パルス性ノイズも低減でき、動作の安定
化も図られるものとなる。
うために、昇圧動作において回路の接地電位点や電源電
圧線に比較的大きなパルス性のノイズの発生を伴うもの
である。上記のように高電圧発生回路ＶＰＰＧの共用化
によって、上記パルス性ノイズも低減でき、動作の安定
化も図られるものとなる。
この実施例では、不揮発性記憶回路ＭＣ２に設けられた
制御回路Ｃ０ＮＴにおけるアドレス識別機能により、上
記他の１つの不揮発性記憶回路ＭＣＩのアドレス選択動
作も識別を行う、すなわち、制御回路Ｃ０ＮＴは、シス
テムアドレスの上位ビットから不揮発性記憶回路ＭＣＩ
に割り当てられたアドレスを検出すると、それに対応し
た下位ビットのアドレス信号を不揮発性記憶回路ＭＣＩ
のアドレスデコーダＤＣＲ１に供給して、不揮発性記憶
回路ＭＣＩ側のアドレス選択動作を行わせる。
制御回路Ｃ０ＮＴにおけるアドレス識別機能により、上
記他の１つの不揮発性記憶回路ＭＣＩのアドレス選択動
作も識別を行う、すなわち、制御回路Ｃ０ＮＴは、シス
テムアドレスの上位ビットから不揮発性記憶回路ＭＣＩ
に割り当てられたアドレスを検出すると、それに対応し
た下位ビットのアドレス信号を不揮発性記憶回路ＭＣＩ
のアドレスデコーダＤＣＲ１に供給して、不揮発性記憶
回路ＭＣＩ側のアドレス選択動作を行わせる。
このとき、制御バスＣＢから供給される制御信号により
、書き込み／読み出し又はベリファイ等の動作モードを
識別し、それぞれの動作に必要なタイミング信号を発生
して、上記選択された不揮発性記憶回路ＭＣＩ側のメモ
リアレイＭＡＲＹ１１゜１２やそれに対応した入出力回
路１１０１１，１２に伝える。
、書き込み／読み出し又はベリファイ等の動作モードを
識別し、それぞれの動作に必要なタイミング信号を発生
して、上記選択された不揮発性記憶回路ＭＣＩ側のメモ
リアレイＭＡＲＹ１１゜１２やそれに対応した入出力回
路１１０１１，１２に伝える。
このような制御回路Ｃ０ＮＴの共用化により、動作モー
ドの識別回路やタイミング発生部等が共通化できるから
、回路の簡素化が可能になるものである。
ドの識別回路やタイミング発生部等が共通化できるから
、回路の簡素化が可能になるものである。
また、各不揮発性記憶回路ＭＣ１，ＭＣ２に割り当てら
れるシステムアドレスは、第２図のアト７レスマツプ図
に示すように重複することのないようにされる。それ故
、上記のような制御回路Ｃ０ＮＴを共通化しても何等問
題ない。′また、この実施例では、不揮発性記憶回路Ｍ
ＣＩとＭＣ２の間にダミーエリアが設けられる。このダ
ミーエリアは、機能の変更や拡張に伴い、不揮発性記憶
回路ＭＣＩ又はＭＣ２の記憶容量を増大させるときに使
えるよう考慮して設けられている。
れるシステムアドレスは、第２図のアト７レスマツプ図
に示すように重複することのないようにされる。それ故
、上記のような制御回路Ｃ０ＮＴを共通化しても何等問
題ない。′また、この実施例では、不揮発性記憶回路Ｍ
ＣＩとＭＣ２の間にダミーエリアが設けられる。このダ
ミーエリアは、機能の変更や拡張に伴い、不揮発性記憶
回路ＭＣＩ又はＭＣ２の記憶容量を増大させるときに使
えるよう考慮して設けられている。
書き込み動作は、ＥＦＲＯＭライターを用いて行われる
。この場合、上記のように２つの不揮発性記憶回路ＭＣ
ＩとＭＣ２をダミーエリアを挟んで連続的なアドレスを
割り当てることにより、ＥＰＲＯＭライターからは見掛
は上１つの不揮発性記憶回路として見做して書き込み及
びベリファイを行うことができる。すなわち、不揮発性
記憶回路ＭＣＩは、アドレス０からＪまで、不揮発性記
憶回路ＭＣ２はアドレスＫからＬまでのアドレスが割り
当てられているが、上記ダミーエリアを含んで連続アド
レスとすることにより、アドレス０からＬまでのアドレ
ス空間が割り当てられた１つの不揮発性記憶回路と見做
すことができる。これにより、不揮発性記憶回路ＭＣＩ
とＭＣ２の書き込み動作をＥＰＲＯＭライターにより一
括して行うことができるから、書き込み動作の簡略化が
可能になるものである。そして、このような書き込み動
作において、上記のような高電圧発生回路■ＰＰＧを共
用化しても何等問題にならない。
。この場合、上記のように２つの不揮発性記憶回路ＭＣ
ＩとＭＣ２をダミーエリアを挟んで連続的なアドレスを
割り当てることにより、ＥＰＲＯＭライターからは見掛
は上１つの不揮発性記憶回路として見做して書き込み及
びベリファイを行うことができる。すなわち、不揮発性
記憶回路ＭＣＩは、アドレス０からＪまで、不揮発性記
憶回路ＭＣ２はアドレスＫからＬまでのアドレスが割り
当てられているが、上記ダミーエリアを含んで連続アド
レスとすることにより、アドレス０からＬまでのアドレ
ス空間が割り当てられた１つの不揮発性記憶回路と見做
すことができる。これにより、不揮発性記憶回路ＭＣＩ
とＭＣ２の書き込み動作をＥＰＲＯＭライターにより一
括して行うことができるから、書き込み動作の簡略化が
可能になるものである。そして、このような書き込み動
作において、上記のような高電圧発生回路■ＰＰＧを共
用化しても何等問題にならない。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１） 第１の不揮発性記憶回路（ブロック）に書き
込み用の高電圧を発生する高電圧発生回路を内蔵させ、
そ−の高電圧第２の不揮発性記憶ブロックに対しても共
通に用いるようにすることより、比較的大きな消費電流
と占有面積を持つ高電圧発生回路が共用化できるから、
複数の不揮発性記憶ブロックを備えた半導体集積回路装
置における回路ブロック面積の効率設計と低消費電力化
が実現できるという効果が得られる。
る。すなわち、 （１） 第１の不揮発性記憶回路（ブロック）に書き
込み用の高電圧を発生する高電圧発生回路を内蔵させ、
そ−の高電圧第２の不揮発性記憶ブロックに対しても共
通に用いるようにすることより、比較的大きな消費電流
と占有面積を持つ高電圧発生回路が共用化できるから、
複数の不揮発性記憶ブロックを備えた半導体集積回路装
置における回路ブロック面積の効率設計と低消費電力化
が実現できるという効果が得られる。
偉） 上記（１）により、昇圧動作のときに比較的大き
なパルス性のノイズの発生を伴う高電圧発生回路が１個
で済むから動作の安定化が可能になるという効果が得ら
れる。
なパルス性のノイズの発生を伴う高電圧発生回路が１個
で済むから動作の安定化が可能になるという効果が得ら
れる。
（３） 制御回路の共通化により、回路の簡素化が可
能になるという効果が得られる。
能になるという効果が得られる。
（４）複数の不揮発性記憶回路に対してダミーエリアを
介して連続アドレスを割り当てることにより、プログラ
ムライターでの書き込みが簡単に行えるという効果が得
られる。
介して連続アドレスを割り当てることにより、プログラ
ムライターでの書き込みが簡単に行えるという効果が得
られる。
以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、不揮発性記憶回
路（ブロック）の数は、上記のように２つの他、３個以
上であってもよい。この場合、上記のように・１つの不
揮発性記憶回路にのみ昇圧回路又は制御回路を設けて、
それを他の不揮発性記憶回路も共通に用いるようにする
ことによっていっそうの占有面積の効率設計や低消費電
力化が図られる。上記ＥＦＲＯＭは、それが搭載される
半導体集積回路装置において消去用の窓が省略されたパ
ッケージとすることより、消去機能を不能にされたもの
であってもよいことはいうまでもない、このような１回
限りの書き込み方式を採る場合でも、前記のようにプロ
グラム開発から製品完成までの開発期間を短縮して、所
望の回路Ｉ！能を持つ新製品をいち早く市場に出すよに
することができる。不揮発性記憶回路は、ＥＦＲＯＭの
他ＥＥＰＲＯＭ （エレクトリカリ・イレーザブル＆プ
ログラマブル・リード・オンリー・メモリ）であっても
よい。
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、不揮発性記憶回
路（ブロック）の数は、上記のように２つの他、３個以
上であってもよい。この場合、上記のように・１つの不
揮発性記憶回路にのみ昇圧回路又は制御回路を設けて、
それを他の不揮発性記憶回路も共通に用いるようにする
ことによっていっそうの占有面積の効率設計や低消費電
力化が図られる。上記ＥＦＲＯＭは、それが搭載される
半導体集積回路装置において消去用の窓が省略されたパ
ッケージとすることより、消去機能を不能にされたもの
であってもよいことはいうまでもない、このような１回
限りの書き込み方式を採る場合でも、前記のようにプロ
グラム開発から製品完成までの開発期間を短縮して、所
望の回路Ｉ！能を持つ新製品をいち早く市場に出すよに
することができる。不揮発性記憶回路は、ＥＦＲＯＭの
他ＥＥＰＲＯＭ （エレクトリカリ・イレーザブル＆プ
ログラマブル・リード・オンリー・メモリ）であっても
よい。
上記不揮発性記憶回路は、高電圧発生回路や制御回路を
内蔵したマクロセル化された複数種類の基本ブロックと
、高電圧発生回路や制御回路が省略されてマクロセル化
された複数種類の拡張ブロックとを用意しておき、１つ
の基本ブロックと拡張ブロックの組み合わせにより種々
形態の不揮発性記憶部が構成できる。
内蔵したマクロセル化された複数種類の基本ブロックと
、高電圧発生回路や制御回路が省略されてマクロセル化
された複数種類の拡張ブロックとを用意しておき、１つ
の基本ブロックと拡張ブロックの組み合わせにより種々
形態の不揮発性記憶部が構成できる。
この発明は、複数からなる不揮発性記憶回路を備えた半
導体集積回路装置に広く利用できるものである。
導体集積回路装置に広く利用できるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、第１の不揮発性記憶回路に書き込み用の高
電圧を発生する高電圧発生回路を内蔵させ、その高電圧
第２の不揮発性記憶回路に対しても共通に用いるように
することより、比較的大きな消費電流と占有面積を持つ
高電圧発生回路が共用化できるから、複数の不揮発性記
憶回路を備えた半導体集積回路装置における回路ブロッ
ク面積の効率設計と低消費電力化が実現できる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、第１の不揮発性記憶回路に書き込み用の高
電圧を発生する高電圧発生回路を内蔵させ、その高電圧
第２の不揮発性記憶回路に対しても共通に用いるように
することより、比較的大きな消費電流と占有面積を持つ
高電圧発生回路が共用化できるから、複数の不揮発性記
憶回路を備えた半導体集積回路装置における回路ブロッ
ク面積の効率設計と低消費電力化が実現できる。
第１図は、この発明に係る半導体集積回路装置に設けら
れる不揮発性記憶部の一実施例を示すブロック図、 第２図は、そのアドレス割り当ての一実施例を示すメモ
リマツプ図である。 ＭＣＩ、ＭＣ２・・不揮発性記憶回路、ＭＡＲＹ１１〜
２２・・メモリアレイ、ＤＣＲＩ、ＤＣＲ２・・アドレ
スデコーダ、ｌ１０１１〜２２・・入出力回路、Ｃ０Ｎ
Ｔ・・制御回路、ＶＰＰＧ・・高電圧発生回路。
れる不揮発性記憶部の一実施例を示すブロック図、 第２図は、そのアドレス割り当ての一実施例を示すメモ
リマツプ図である。 ＭＣＩ、ＭＣ２・・不揮発性記憶回路、ＭＡＲＹ１１〜
２２・・メモリアレイ、ＤＣＲＩ、ＤＣＲ２・・アドレ
スデコーダ、ｌ１０１１〜２２・・入出力回路、Ｃ０Ｎ
Ｔ・・制御回路、ＶＰＰＧ・・高電圧発生回路。
Claims (1)
- 【特許請求の範囲】 １）書き込み用の高電圧を発生する高電圧発生回路を内
蔵する第１の不揮発性記憶ブロックと、上記第２の不揮
発性記憶ブロックとを備え、上記第１の不揮発性記憶ブ
ロックに設けられた高電圧発生回路により形成された高
電圧を第２の不揮発性記憶ブロックに対しても共通に用
いることを特徴とする半導体集積回路装置。 ２）上記第１及び第２の不揮発性記憶ブロックはマクロ
セル化されたものであり、他の回路機能を持つマクロセ
ル化された回路ブロックとともに１つの半導体集積回路
に構成されるものであることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。 ３）上記第１の不揮発性記憶ブロックには、半導体集積
回路装置に搭載される複数の不揮発性記憶ブロックに対
して共通に用いられる制御回路が設けられるものである
ことを特徴とする特許請求の範囲第１又は第２項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250268A JPH04132087A (ja) | 1990-09-21 | 1990-09-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250268A JPH04132087A (ja) | 1990-09-21 | 1990-09-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04132087A true JPH04132087A (ja) | 1992-05-06 |
Family
ID=17205370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250268A Pending JPH04132087A (ja) | 1990-09-21 | 1990-09-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04132087A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006172115A (ja) * | 2004-12-15 | 2006-06-29 | Fujitsu Ltd | 半導体記憶装置 |
| JP2008004196A (ja) * | 2006-06-23 | 2008-01-10 | Toppan Printing Co Ltd | 半導体メモリ装置 |
| JP2009003991A (ja) * | 2007-06-19 | 2009-01-08 | Toshiba Corp | 半導体装置及び半導体メモリテスト装置 |
| JP2009076188A (ja) * | 2007-08-24 | 2009-04-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2009146499A (ja) * | 2007-12-13 | 2009-07-02 | Toshiba Corp | 不揮発性メモリカード |
| JP2010272156A (ja) * | 2009-05-20 | 2010-12-02 | Renesas Electronics Corp | 半導体装置 |
| JP2011510427A (ja) * | 2008-01-17 | 2011-03-31 | モーセッド・テクノロジーズ・インコーポレイテッド | 不揮発性半導体記憶装置 |
| JP2021536600A (ja) * | 2018-08-21 | 2021-12-27 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 複数のベクトルマトリックス乗算アレイ及び共有構成要素を備える、深層学習ニューラルネットワーク用のアナログニューラルメモリシステム |
-
1990
- 1990-09-21 JP JP2250268A patent/JPH04132087A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006172115A (ja) * | 2004-12-15 | 2006-06-29 | Fujitsu Ltd | 半導体記憶装置 |
| US8717833B2 (en) | 2004-12-15 | 2014-05-06 | Spansion Llc | Semiconductor memory device having non-volatile memory circuits in single chip |
| JP2008004196A (ja) * | 2006-06-23 | 2008-01-10 | Toppan Printing Co Ltd | 半導体メモリ装置 |
| JP2009003991A (ja) * | 2007-06-19 | 2009-01-08 | Toshiba Corp | 半導体装置及び半導体メモリテスト装置 |
| US8179730B2 (en) | 2007-06-19 | 2012-05-15 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor memory tester |
| JP2009076188A (ja) * | 2007-08-24 | 2009-04-09 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2009146499A (ja) * | 2007-12-13 | 2009-07-02 | Toshiba Corp | 不揮発性メモリカード |
| JP2011510427A (ja) * | 2008-01-17 | 2011-03-31 | モーセッド・テクノロジーズ・インコーポレイテッド | 不揮発性半導体記憶装置 |
| US8533405B2 (en) | 2008-01-17 | 2013-09-10 | Mosaid Technologies Incorporated | Nonvolatile semiconductor memory device |
| JP2010272156A (ja) * | 2009-05-20 | 2010-12-02 | Renesas Electronics Corp | 半導体装置 |
| JP2021536600A (ja) * | 2018-08-21 | 2021-12-27 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 複数のベクトルマトリックス乗算アレイ及び共有構成要素を備える、深層学習ニューラルネットワーク用のアナログニューラルメモリシステム |
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