JPH0736273B2

JPH0736273B2 - 半導体集積回路

Info

Publication number: JPH0736273B2
Application number: JP24810684A
Authority: JP
Inventors: 文男土屋; 清松原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-11-26
Filing date: 1984-11-26
Publication date: 1995-04-19
Anticipated expiration: 2010-04-19
Also published as: JPS61126684A

Description

【発明の詳細な説明】［技術分野］この発明は、半導体集積回路技術さらには再書込み可能
な読出し専用の半導体記憶装置が搭載された半導体集積
回路に適用して有効な技術に関し、例えばEPROM（エレ
クトリカリ・プログラマブル・リード・オンリ・メモ
リ）を内蔵したシングルチップ・マイクロコンピュータ
に利用して有効な技術に関する。

［背景技術］シングルチップ・マイクロコンピュータ（以下シングル
チップマイコンと称する）のようなデータ処理用LSI
（大規模集積回路）においては、システムの動作プログ
ラム等を格納するためのROM（リード・オンリ・メモ
リ、以下ロムとも記す）と呼ばれる読出し専用の記憶装
置を一体に有するものがある。従来、シングルチップマ
イコンにおける上記内蔵ROMは、一般に再書込み不能な
マスクROMで構成されることが多いが、EPROM（イーピー
ロム）と呼ばれる再書込み可能なメモリがパッケージ上
に搭載されてものもある。

なお、チップ上にマスクROMが内蔵されたシングルチッ
プマイコンについては、（株）日立製作所が1982年９月
に発行した半導体データブック「8/16ビットマイクロコ
ンピュータ」第45頁〜第82頁に、またEPROM搭載型のシ
ングルチップマイコンについては、同データブック第35
0頁〜第389頁に比較的に詳しく説明されている。

ところで、上記のようなROM搭載（オンチップのものも
含む）のシングルチップマイコンにおいては、ROMの読
出しサイクル中連続してセンスアンプ（読出し回路）が
動作されるように構成されていた。しかしながら、シン
グルチップマイコンに搭載されたROMは、読出しサイク
ル中連続してセンスアンプを動作させる必要はなく、読
出しデータの出力が確定した後は、これをラッチしてや
ればセンスアンプは動作させる必要がない。従って、従
来のシングルチップマイコンは、センスアンプにおける
消費電力に無駄が多いという不都合があることが本発明
者によって明らかにされた。

なお、従来スタティックRAMのような半導体メモリで
は、低消費電力化のため、読出しデータの出力が確定し
た後にセンスアンプの動作を停止させるようにしたもの
も提案されている。しかしながら、スタティックRAMの
ようなオンチップ型でない単品としてのメモリでは、マ
イコンなどから供給されるチップイネーブル信号のよう
な制御信号によって動作されるようになっており、外部
からタイミングパルス（クロック）が与えられるわけで
はい。そのため、消費電力を減らすためセンスアンプを
ダイナミックに動作させるには、外部から供給されるア
ドレス信号の変化を検出してタイミング信号を形成する
アドレス変化検出回路のようなタイミング発生回路を内
部に設けなければならず、アドレス入力数が多い程、そ
の回路が大規模かつ複雑になってしまう。

［発明の目的］この発明の目的は、ROMが搭載されたLSIにおいて、アド
レス変化検出回路のような複雑な回路を設けることな
く、消費電力の低減を図ることにある。

この発明の他の目的は、ROMが搭載されたLSIにおいて、
センスアンプの停止タイミングを正確に検出できるよう
な技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、CPUと、メモリアレイと周辺回路を有するメ
モリと、上記周辺回路の動作を制御するコントロール回
路とを具備する半導体集積回路であって、上記CPUに
は、互いにハイレベルの期間がオーバラップしないよう
に半周期だけ位相のずれた第１、第２の内部クロック信
号と、これらの内部クロック信号の1/2の周波数を持
ち、上記第１のクロック信号とほぼ位相の等しい外部同
期信号を形成するクロック発生回路を有し、さらに、該
半導体集積回路は、ダミーデータ線を有するダミーメモ
リアレイとダミーメモリアレイの読み出し回路とを有
し、上記周辺回路は、上記メモリアレイのデータ線に接
続されるセンスアンプ回路と上記センスアンプ回路の出
力を受けるラッチ回路とを有し、上記コントロール回路
は、上記外部同期信号のロウレベル期間中のみ上記第１
のクロック信号と同期して同じように変化し、データ線
及びダミーデータ線をロウレベルに初期化するための第
１の信号を形成する手段と、上記第１の信号の立ち下が
りに同期してロウレベルに変化し、データ線及びダミー
データ線をプリチャージするための第２の信号を形成す
る手段と、上記第２の信号の立ち下がりに同期してハイ
レベルに変化し、上記センスアンプ回路及びダミーメモ
リアレイの読み出し回路のプリチャージを開始するため
の第３の信号を形成する手段とを有し、上記読み出し回
路は、上記ダミー読み出しデータを監視していて、デー
タが確定したときに読み出し動作を停止させる信号を出
力し、上記コントロール回路は、上記読み出し回路の出
力信号に基づいて読み出しデータが上記ラッチ回路にラ
ッチされた後上記センスアンプ回路を非動作状態にする
制御信号を出力するようにされてなる半導体集積回路で
ある。

これにより、内蔵ROMのアクセス動作毎に、データ線及
びダミーデータ線をロウレベルに初期化し、その後にデ
ータ線及びダミーデータ線をプリチャージしてやること
により、EPROMの書き込みレベルのバラツキの影響を受
けることなく、早期に正確なデータを読み出し、また、
メモリアレイのアドレスの依存性を防ぐことができる。

以下図面を用いてこの発明を具体的に説明する。

［実施例］第３図は、本発明が適用されるシングルチップマイコン
の構成の一例を示すもので、同図に示されている各回路
部分は、シリコンのような一個の半導体基板上に形成さ
れる。

この実施例のシングルチップマイコンは、特に制限され
ないが、プログラムに従って内部の実行ユニット等を制
御するマイクロプロセッサ（以下CPUと称する）１と、
このCPU1の動作プログラム等が格納されたプログラム・
ロム２、主にCPU1の作業領域を提供するRAM（ランダム
・アクセス・メモリ）３、シリアル・コミュニケーショ
ン・インタフェース回路４、タイマ回路５および４つの
入出力ポート6a〜6d等から構成され、これらの回路は内
部アドレスバス7aおよび内部データバス7bを介して互い
に接続されている。

上記CPU1は、その詳細を図示しないが、次に読出す命令
やデータのアドレスを保持するプログラムカウンタ、プ
ログラムの命令が順番にフェッチされる命令レジスタ、
マイクロプログラムが格納されたマイクロROMもしくは
ランダム・ロジック回路からなり命令レジスタにフェッ
チされた命令に応じた制御信号を形成する制御部と、ア
キュームレータ等の各種レジスタやALU（演算論理ユニ
ット）等からなる実行ユニットとによって構成されてい
る。

上記入出力ポート6a〜6dのうち、ポート6dにはアドレス
バス7aとデータバス7bが接続され、ポート6cにはマルチ
プレクサ８を介してアドレスバス7aとデータバス7bが接
続可能にされている。また、適当な外部端子を所定の状
態に設定することにより、マイコンのリセット後の動作
モードを決定するモード切換回路９が設けられている。
入出力ポート6dは、このモード設定回路９によって、デ
ータ入出力機能もしくはアドレス出力機能を持つように
動作され、また、ポート6cは同様に、モード切換回路９
による制御によってデータ入出力機能もしくはデータバ
スとアドレスバスをマルチプレックスする機能を持つよ
うに動作される。

これによって、この実施例のシングルチップマイコン
は、そのアドレス空間が拡張可能にされている。

そして、この実施例では、上記プログラム・ロム２は、
特に制限されないが、例えば4k×８ビットのような記憶
容量をもつ再書込み可能なEPROMで構成されている。

また、上記シングルチップマイコンは、内部にプログラ
ム・ロム２を選択動作させるためのアドレスデコーダ10
を有しており、CPU1からアドレスバス7a上に出力された
アドレスデータがプログラム・ロム（EPROM）２に与え
られたアドレス範囲に入っているときは、これをデコー
ドすることによりアドレスデコーダ10からイネーブル信
号φ_Ｅが出力されてプログラム・ロム２が動作状態にさ
れるようになっている。

モード切換回路９は、専用に設けられたモード設定用外
部端子11の入力状態によって、通常のマイクロコンピュ
ータとして動作するモード（以下マイコンモードと称す
る）であるのか、プログラム・ロム２へのデータ書込み
モード（以下EPROMモードと称する）であるのか識別
し、それに応じてマイコン内部の動作モードを決定す
る。モード切換回路９によって内部がEPROMモードに設
定されると、プログラム・ロム２とデータ入力に必要な
入出力ポート以外の回路（CPU1やRAM3等）は、内部アド
レスバス7aとデータバス7bから切り離される。これによ
って、チップ外部からはEPROMのみしか見えないように
される。このEPROMモードのときには、内部のクロック
信号φ₁,φ_２も形成されず、プログラム・ロム（EPRO
M）２は、スタティック動作される。

なお、第３図におけるCPU1内には、図示しないが、外部
から供給される4MHzのような原発振信号を分周して、第
５図に示すように、互いにハイレベルの期間がオーバー
ラップしないように半周期だけ位相のずれた２つの内部
クロック信号φ₁,φ_２と、これらの内部クロック信号φ
₁,φ_２の1/2の周波数を持ちクロックφ_１とほぼ位相の
等しい外部周期信号Ｅを形成するクロックパルス・ジェ
ネレータが設けられている。そして、内部クロック信号
φ₁,φ_２は、プログラム・ロム２内のコントロール回路
（後述）等チップ内の各回路ブロックに供給され、それ
らの回路をCPU1と同期して動作させる。

また、上記外部同期信号Ｅは、シングルチップマイコン
の外部へ出力され、システムクロックとして周辺装置に
供給されるようにされている。

第４図はEPROMからなる上記プログラム・ロム２の一実
施例を、また第５図はそのタイミングチャートを示す。

この実施例のプログラム・ロム２は、特に制限されない
が、メモリアレイが８つのメモリブロック20a〜20hに分
割され、各メモリブロックはマトリックス状に配設され
た256×16個のFAMOS（フローティングゲート型MOSトラ
ンジスタ）から成る不揮発性メモリセルMCから成る。

また、上記メモリブロック20a〜20hと並んで256個のメ
モリセルがデータ線に沿って一列に配設されたダミーメ
モリアレイ21が設けられている。

上記メモリブロック20a〜20hとダミーメモリアレイ21内
の256本のワード線W₁〜W₂₅₆は、それぞれ連続して形成
され、アドレスバス7a上のアドレス信号A₀〜A₇を取り込
んでデコードするＸデコーダ22によって、そのうち一本
が選択レベルにされる。メモリセルMCを構成するFAMOS
は、予め書込みが行なわれていると、すなわちフローテ
ィングゲート電極に対する電荷の注入が行なわれている
と、しきい値電圧がワード線W₁〜W₆₄の選択レベル（約5
V）よりも少し高くなるようにされる。また、書込みが
行なわれていないいわゆる消去状態のFAMOSのしきい値
電圧は、ワード線の選択レベルよりも低くされる。

従って、Ｘデコーダ22によって選択レベルにされたワー
ド線にコントロールゲート電極が接続されている各行の
FAMOS（メモリセルMC）は、書込みもしくは消去状態に
応じて、それぞれが非導通状態もしくは導通状態にされ
る。

上記メモリブロック20a内の各列のドレイン端子が接続
された16本のデータ線DL₁〜DL₁₆は、それぞれMOSFET
（絶縁ゲート型電界効果トランジスタ）からなり、Ｙデ
コーダ23によってそのうち一つがオン状態にされるカラ
ムスイッチQc₁〜Qc₁₆を介して共通データ線CDL₁に接続
されるようにされている。他のメモリブロック20b〜20h
内の各データ線もカラムスイッチ回路24b〜24hによって
共通データ線CDL₂〜CDL₈に接続されるようにされてい
る。

Ｙデコーダ23は、アドレスバス7aからアドレス信号A₈〜
A₁₁を取り込んでこれをデコードすることにより、デー
タ線の選択信号を形成してカラムスイッチQs₁〜Qs₁₆の
ゲート端子に印加していずれか一つをオンさせる。

各メモリブロック20a〜20hごとに設けられた上記共通デ
ータ線CDL₁〜CDL₈は、それぞれデプレッション型MOSFET
からなる制御用トランジスタQw₁〜Qw₈を介して読出し回
路25a〜25hに接続されている。

特に制限されないが、ダミーメモリアレイ21内のダミー
データ線DLdは、常時オン状態にされたダミーカラムス
イッチQcdおよびダミー書込み制御用MOSFETQwdを介して
ダミー用の読出し回路26に接続されている。データ読出
し時には、モード切換回路９から出力されるモード指定
信号EPMおよび外部から入力される制御信号に基づく書
込み制御信号▲▼によって、共通データ線CDL₁〜CD
L₈に接続された書込み制御用MOSFETQw₁〜Qw₈が導通状態
にされ、読出し回路25a〜25hによってデータ線のレベル
がそれぞれ増幅されて読出し信号D₀〜D₇が形成され、デ
ータバス7b上に出力される。

このとき、後に詳述するように、ダミーデータ線DLdの
レベルをダミー用の読出し回路26で検出することによ
り、読出し終了タイミングを知り、後述のコントロール
回路27から出力される制御信号▲▼やLTC等を変
化させて読出し回路25a〜25hや26を制御するようになっ
ている（第５図参照）。

一方、上記各メモリブロック20a〜20h内の各メモリセル
を構成するFAMOSのソース端子は、各列ごとに共通ソー
ス線Cs₁〜Cs₁₆に接続され、これらの共通ソース線Cs₁〜
Cs₁₆は、各列ごとに並列に接続された一対のエンハンス
メント型MOSFETQ_N1〜Q_N8とデプレッション型MOSFETQ_D1
〜Q_D8を介して回路の接地点に接続されている。このそ
れぞれ一対のMOSFETQ_N1〜Q_N8とQ_D1〜Q_D8は、書込み制御
信号▲▼によって制御される。

すなわち、データ読出し時には、ハイレベルの書込み制
御信号▲▼がゲート端子に印加されることにより、
MOSFETQ_N1とQ_D1が共にオンされて共通ソース線Cs₁〜Cs₈
を接地点に接続させる。また、データ書込み時には、ロ
ウレベルの書込み制御信号▲▼がゲート端子に印加
されることにより、デプレッション型MOSFETQ_D1のみが
オンされ、適当な大きさの抵抗を介して共通ソース線Cs
₁〜Cs₈が接地点に接続された状態になる。

その結果、書込み時に共通ソース線から接地点に向かっ
て電流が流れて共通ソース線の電位が上がり、これによ
って選択されていないメモリセルにリーク電流が流され
るのが防止される。

上記の場合、共通ソース線Cs₁〜Cs₈と接地点との間に接
続されるトランジスタは、デプレッション型MOSFETQ_D1
〜Q_D8のみでもよいが、この実施例では、これと並列に
エンハンスメント型MOSFETQ_N1〜Q_N8を接続することによ
って、読出し時の共通ソース線の抵抗値を下げられるよ
うになっている。

共通ソース線Cs₁〜Cs₈の抵抗値が下がることにより、読
出し時のデータ線のレベル差を大きくすることができ
る。

特に制限されないが、この実施例では、８つのメモリブ
ロック20a〜20hおよびダミーメモリアレイ21に対して、
それぞれMOSFETQ_N1〜Q_N8,Q_D1〜Q_D8が設けられ、各共通
ソース線を接地点に接続させるようにされている。

また、上記各メモリブロック20a〜20hごとに設けられた
共通データ線CDL₁〜CDL₈には、書込み回路28a〜28hが接
続されており、この書込み回路28a〜28hによって各メモ
リセルへのデータの書き込みが行なわれる。書込み回路
28a〜28hは、所定のピン（マイコンモードでの信号ピン
と共用されている）に、マイコンモードで印加される電
源電圧（5V）よりも高い例えば12.5Vのような書込み電
圧V_PPが印加され、また、第３図に示したモード切換回
路９がモード設定用端子11の入力状態によりEPROMモー
ドであると判断したときに、モード切換回路９から出力
されるモード指定信号EPMに基づいて書込み動作を行な
う。

すなわち、EPROMモードで書込み回路28a〜28hは、その
とき外部からデータバス7b上にのせられているデータDi
n₀〜Din₇を取り込みそのデータに応じた電圧を発生し
て、メモリブロック20a〜20hの共通データ線CDL₁〜CDL₈
に印加する。共通データ線CDL₁〜CDL₈に印加された書込
み電圧は、そのときＹデコーダ23によって選択的にオン
されているカラムスイッチQcを通してデータ線DLに供給
される。

また、EPROMモードでは、Ｘデコーダ22がマイコンモー
ドでの選択レベル（5V）よりも高い12.5Vのようなレベ
ルの選択信号をいずれか一本のワード線に供給する。

選択されたメモリセルに書き込みを行なう場合、そのメ
モリセルのコントロールゲート電極には、Ｘデコーダ22
によって12.5Vのような高い選択信号が印加され、かつ
書込み回路28a〜28hによって12.5Vのような高い書込み
電圧がカラムスイッチQcを通してそのドレイン端子が接
続されているデータ線DLに供給される。これによって、
選択されたメモリセルのフローティングゲートに電荷の
注入が行なわれ、書込み状態にされる。

このとき、共通データ線CDL₁〜CDL₈に接続された制御用
トランジスタQw₁〜Qw₈は、モード切換回路９から出力さ
れるモード指定信号EPMおよび外部から入力される制御
信号に基づくロウレベルの書込み制御信号▲▼が印
加されるため、読出し回路側の電位がおよそ3V以上にな
るとカットオフ状態にされる。そのため、書込み回路28
a〜28hから共通データ線CDL₁〜CDL₁₆に供給された高い
書込み電圧を読出し回路25a〜25hに伝えなくなる。

なお、上記の場合、ダミーメモリアレイ21を構成するダ
ミーメモリセルは、後述のごとく必ず消去状態に対応す
るデータを読み出すようにされるので、ダミーメモリセ
ルに対するデータの書込みは行なう必要がない。

次に、上記コントロール回路27の入出力信号のタイミン
グを第５図を用いて説明する。

制御信号▲▼は、システムクロックＥと内部クロ
ック信号φ_１に基づいて、コントロール回路内で形成さ
れるクロックφｉに同期してロウレベルに変化される。
クロックφｉは、システムクロックＥのロウレベル期間
中のみクロックφ_１と同期して同じように変化する信号
で、コントロール回路27はこのクロックφｉを読出し回
路25a〜25hと26に送ってこれを初期状態にさせる。

そして、この読出し回路イニシャライズ用のクロックφ
ｉの立下がりに同期してハイレベルに変化される制御信
号▲▼によって読出し回路25a〜25hおよび26の動
作が開始される。

コントロール回路27は、制御信号▲▼の立下がり
に同期してプリチャージ信号▲▼をロウレベルにさ
せて読出し回路25a〜25hと26に供給して内部のセンスア
ンプ（後述）のプリチャージを開始させる。そして、コ
ントロール回路27内に設けられたレベル検出手段でダミ
ーデータ線DLdのレベルを検出し、ダミーデータ線DLdが
所定のレベル以上に立ち上がったとき、上記プリチャー
ジ信号φｐを立ち上げるようになっている。

そして、プリチャージが終了するとコントロール回路27
は、Ｘデコーダ22の駆動信号φｘを立ち上げてＸデコー
ダ22を駆動させる。これによって、選択された一本のワ
ード線Ｗのレベルが立ち上がり、一定時間後に読出し回
路25a〜25hから出力される読出しデータD₀〜D₇と、ダミ
ー用読出し回路26から出力されるダミー読出しデータDd
が変化する。

コントロール回路27は、このダミー読出しデータDdを監
視して、データが確定した時点で制御信号▲▼を
ハイレベルに変化させて、読出し回路25a〜25hと26の動
作を停止させる。

また、コントロール回路27は、上記Ｘデコーダ22の駆動
信号φｘの立上がりと同期して、読出し回路25a〜25hと
26に供給する制御信号LTCをハイレベルに変化させる。
すると、読出し回路25a〜25hおよび26内のラッチ回路
（後述）がラッチ動作を開始し、センスアンプの出力を
取り込む。そして、上記制御信号▲▼の立上がり
によって読出し回路25a〜25h,26の動作が停止されるの
と同期して制御信号LTCがロウレベルに変化され、これ
によってラッチ回路がデータのラッチを終了しそのデー
タを保持する状態に移行する。ラッチ回路がデータを保
持している間、読出し回路25a〜25hのデータはデータバ
ス7b上に出力される。

次に第１図には、上記読出し回路25a〜25hのうちの１つ
の回路25aの具体的な回路構成の一例と、それに接続さ
れたメモリアレイの一部が示されている。

なお、以下特に言及しない限り、回路を構成する各MOSF
ETはＮチャンネル形に形成されているものとする。

同図には、理解を容易にするためメモリアレイ内のメモ
リセルを構成する一つのFAMOSQfと複数個のカラムスイ
ッチのうち一つが代表的に示されており、このFAMOSQf
のソース端子が接続されたノードn₁が第４図における共
通ソース線CSに、またドレイン端子が接続されたノード
n₂がデータ線DLに相当する。データ線DLに相当するノー
ドn₂にカラムスイッチQcが接続されている。Qwで示され
ているのは、書込み制御用トランジスタである。従っ
て、カラムスイッチQcとトランジスタQwの接続ノードn₃
が共通データ線CDLに相当する。

上記FAMOSQfのゲート端子には、第４図のＸデコーダ22
から出力される選択信号Ｘがワード線（W₁〜W₂₅₆）を介
して印加され、カラムスイッチQcのゲート端子には、Ｙ
デコーダ23から出力される選択信号Ｙが印加される。ま
た、書込み制御用トランジスタQwのゲート端子には、制
御信号▲▼が印加される。

読み出し回路25aは、センスアンプSAとラッチ回路34及
び出力回路OCとからなる。出力回路OCは、ラッチ回路34
とデータバスとの間に配置されたトライステート回路か
らなる。

センスアンプSAは、特に制限されないが、図示のよう
に、ＰチャンネルMOSFETQ₁,Q₃,Q₅,Q₈とＮチャンネルMOS
FETQ₂,Q₄,Q₆及びQ₇と、CMOSインバータ33とから構成さ
れている。

MOSFETQ₁は、制御信号▲▼によってスイッチ制御
され、定電流源として動作される。MOSFETQ₂は、信号φ
ｉによってスイッチ制御され、ノードn₄をディスチャー
ジさせるため設けられている。

MOSFETQ₃ないしQ₇は、全体として１つの差動増幅回路を
構成している。すなわち、ＰチャンネルMOSFETQ₃及びQ₅
は、Ｎチャンネル入力差動増幅MOSFETQ₄及Q₆のカレント
ミラー負荷を構成し、ＮチャンネルMOSFETQ₇は、動作電
流源を構成している。

MOSFETQ₄は、そのゲートがノードn₄に結合され、MOSFET
Q₆は、そのゲートが図示しない基準電圧源に結合されて
いる。基準電圧源は、特に制限されないが例えば抵抗分
圧回路から構成され、電源電圧V_CCを受けることによっ
て、上記差動増幅回路に供給するための適当なレベルの
基準電圧Vrefを出力する。

ＰチャンネルMOSFETQ₈は、プリチャージMOSFETである。

この構成の読み出し回路25aの動作は、次のようにな
る。

先ず、クロックφｉが第５図Ｄに示されたようにハイレ
ベルにされると、これに応じてMOSFETQ₂がオン状態にさ
れる。ノードn₄は、MOSFETQ₂によってほぼ０ボルトのレ
ベルにイニシャライズされる。

次に、クロックφｉがロウレベルに立下げられるとそれ
に同期して制御信号▲▼及びプリチャージ信号▲
▼がそれぞれ第５図Ｅ及びＦに示されたようにロウ
レベルに立下げられる。特に制限されないが、制御信号
SACは、制御信号▲▼がロウレベルにされること
と同期してハイレベルにされる。

MOSFETQ₇は、制御信号SACがハイレベルにされることに
よって導通状態にされる。これに応じて、前記差動増幅
回路に動作電流が流され始める。この場合、出力ノード
n₅の電位は、MOSFETQ₈がロウレベルのプリチャージ信号
▲▼によってオン状態にされているので、プリチャ
ージレベル（ハイレベル）にされる。なお、信号▲
▼とSACが上記のようなタイミングにされる場合、差動
増幅回路の出力ノードn₅がプリチャージレベルにされる
にかかわらずに、その差動増幅回路に動作電流が流れる
ことになる。このようなプリチャージ期間における動作
電流の発生は、例えば制御信号SACがハイレベルにされ
るタイミングを、プリチャージ信号▲▼が再びハイ
レベルにされるタイミングと実質的に同じタイミングか
又はそれ以上遅延されたタイミングまで遅延させること
によって実質的に零にできる。但しこの場合、制御信号
SACを形成する図示しない回路がいくぶん複雑になる点
を注意する必要がある。

第１図のMOSFETQ₂は、タイミング信号φｉが第５図に示
されるようにロウレベルにされることによってオフ状態
にされる。

プリチャージ用MOSFETQ₁は、制御信号▲▼が第５
図Ｅに示されたように、ロウレベルにされることによっ
て導通状態にされる。これによって、ノードn₄は、MOSF
ETQ₁を介して充電され始める。

ここで、第４図のアドレスバス7aに供給されるアドレス
信号A₀ないしA₁₁は、システムクロックＥが第５図Ａに
示されたようにロウレベルにされると、それに同期して
それぞれレベルが確定される。これに応じて、Ｙデコー
ダ23の出力は、信号▲▼がロウレベルにされる以
前にそのレベルが決定されている。すなわち、アドレス
信号A₈〜A₁₁に対応された１つのカラムスイッチがオン
状態にされている。

それ故に、選択データ線DL（ノードn₁）は、制御信号▲
▼がロウレベルにされると、制御用MOSFETQw、及
びカラムスイッチQcを介してプリチャージされ始める。

第４図の読み出し回路26は、第１図の読み出し回路25a
と実質的に同じ構成にされている。これによって、第４
図のダミーメモリアレイにおけるデータ線（以下ダミー
データ線と称する）DLdは、メモリアレイの選択される
べきデータ線と同じタイミングをもって充電され始め
る。特に制限されないが、ダミーデータ線DLdと読み出
し回路26との間に設けられたMOSFETQcdとQwdは、カラム
スイッチQcと制御用MOSFETQwのインピーダンスと実質的
に等しいインピーダンスを持つようにされる。

それ故に、メモリアレイにおける選択されるべきデータ
線のプリチャージ状態は、ダミーデータ線DLdによって
シュミレート可能にされる。

ダミーデータ線DLdのレベルは、第４図のコントロール
回路27によって監視される。

ダミーデータ線DLdのプリチャージレベルが第５図Ｇに
示されたような所定レベルに達すると、これに応じてコ
ントロール回路27から出力されるプリチャージ信号▲
▼は第５図Ｆに示されたようにハイレベルにもどさ
れ、駆動信号φｘは、第５図Ｈに示されたようにロウレ
ベルからハイレベルに変化される。

前記差動増幅回路の出力ノードn₅に結合されたプリチャ
ージMOSFETQ₈は、信号▲▼がハイレベルにされるこ
とによってオフ状態にされる。

第４図のＸデコーダ22は、駆動信号φｘがハイレベルに
されることによって動作状態にされる。これに応じて複
数のワード線W₁ないしW₂₅₆のうち、アドレス信号A₀ない
しA₇に対応された１つがほぼ電源電圧V_CCに等しい選択
レベル（ハイレベル）にされる。

ここで、メモリセルとしてのFAMOSQfは、予めの書き込
みデータに従って、高しきい値電圧と低しきい値電圧の
うちのいずれか一方のしきい値電圧を持つ。

FAMOSQfが高いしきい値電圧を持っている場合、そのFAM
OSQfは、ワード線が選択レベルにされてもオフ状態を維
持する。それ故にこの場合、第１図の回路ノードn₄と回
路の接地点との間に直流電流通路は形成されない。ノー
ドn₄は、プリチャージレベル（ハイレベル）にされたま
まとなる。データ線DL（ノードn₂）も同様にプリチャー
ジレベルにされたままとなる。

逆に、FAMOSQfが低しきい値電圧を持っているなら、そ
のFAMOSQfは、ワード線が選択レベルにされるとそれに
応じてオン状態にされる。それ故に、この場合は、回路
ノードn₄と回路の接地点との間に、制御用MOSFETQw、カ
ラムスイッチQc、FAMOSQf及びMOSFETQ_N1及びQ_D1から成
る直流電流通路が形成される。データ線DLおよびノード
n₄は、従って、ワード線が選択されると、それに応じて
それぞれのレベルが低下され始める。

この実施例に従うと、ノードn₄及びデータ線DLのレベル
がプリチャージレベルから読み出し可能なレベルにまで
変化され終ったか否かを検出するために、ダミーデータ
線DLdのレベルが参照される。

ダミーメモリアレイ21における各FAMOSトランジスタ
は、前述のように未書き込み状態とされ、低しきい値電
圧を持つようにされる。

それ故に、ダミーデータ線DLdは、ワード線の１つが選
択されると、それにおける充電電荷がFAMOSトランジス
タを介して放電され始めるので、その電位が第５図Ｇに
示されたように低下される。このダミーデータ線DLdの
レベルは、読み出し回路26によって検出される。

読み出し回路26の出力は、ダミーデータ線DLdのレベル
が所定レベルよりも低下されるとそれに応じて第５図Ｊ
に示されたようにロウレベルからハイレベルへ変化され
る。

コントロール回路27は、読み出し回路26の出力がハイレ
ベルにされることによって、制御信号▲▼及びSA
Cをそれぞれ第５図Ｅに示されたようにハイレベル及び
ロウレベルに変化させる。

これによって、プリチャージMOSFETQ₁は非導通状態にさ
れ、差動増幅回路は、非動作状態にされる。なお、読み
出し回路26のしきい値電圧は、コントロール回路27の動
作遅延を考慮して、読み出し回路25aのそれに比べて若
干高い値にされて良い。

第１図のクロックドインバータ34からなるラッチ回路の
動作を制御するためのラッチ制御信号LTCは、特に制限
されないが、第５図Ｌに示されているように、ダミーメ
モリアレイの監視結果にもとづいてハイレベルにされ、
制御信号▲▼及びSACがそれぞれハイレベルと、
ロウレベルにもどされる前にロウレベルにされる。クロ
ックドインバータ34は、ラッチ制御信号LTCがハイレベ
ルにされているならその入力信号にかかわらずに以前の
入力信号に対応したレベルの出力信号を出力し、制御信
号LTCがロウレベルにされているならそのときの入力信
号を取り込む。それ故に、クロックドインバータ34の出
力は、制御信号LTCの変化に応じて第５図Ｋに示された
ように変化される。

第２図は、第１図のセンスアンプSAに換え得るセンスア
ンプの回路図を示している。

この実施例では、上記制御用トランジスタQwのドレイン
端子（ノードn₄）と電源電圧V_CCとの間に、カラムスイ
ッチQcを介して各データ線に読出し電流を流し込むため
の定電流用MOSFETQ₁と、その電流を制御する電流制御用
MOSFETQ₈とが直列に接続されている。このうちMOSFETQ₁
は、Ｐチャンネル形に形成され、そのゲート端子に接地
電位が印加されることにより、定電流源として動作す
る。

上記ノードn₄には、選択されたデータ線DL（ノードn₃）
のレベルを検出するレベル検出回路31と、データ線DLの
レベルに応じて上記電流制御用MOSFETQ₈のゲート電圧を
調整してデータ線に向かって流れる電流を制御する帰還
回路32とが設けられている。

帰還回路32は、ゲート端子がノードn₄に接続されること
によりデータ線DLの電位によって電流が制御されるMOSF
ETQ₉と、ゲート端子に前記コントロール回路27から出力
される制御信号▲▼が印加されるようにされたＰ
チャンネル形のMOSFETQ₁₀とによって構成されている。
そして、MOSFETQ₉とQ₁₀の接続ノードn₅の電位が上記電
流制御用MOSFETQ₈のゲート端子に印加されている。

また、レベル検出回路31は、上記ノードn₄にソース端子
が接続されたMOSFETQ₁₁と、このMOSFETQ₁₁のドレイン端
子と電源電圧V_CCとの間に接続されたＰチャンネル形の
負荷MOSFETQ₁₂とによって構成されている。上記MOSFETQ
₁₁のゲート端子には、帰還回路32内のノードn₅の電位が
印加され、データ線に接続された電流制御用MOSFETQ₈と
同じようにオン、オフ制御される。MOSFETQ₁₂のゲート
端子には、データ線の読出しレベルが出力されるノード
n₄の電位が印加され、抵抗可変型の負荷素子として作用
する。

上記レベル検出回路31と帰還回路32とによっていわゆる
センスアンプが構成される。このセンスアンプ内には、
上記MOSFETQ₉〜Q₁₂の他に、ノードn₄と接地点との間お
よびノードn₅と接地点との間にそれぞれディスチャージ
用のMOSFETQ₂とQ₁₃が接続されている。

一方のディスチャージ用MOSFETQ₂のゲート端子には、前
記コントロール回路27に供給されるイニシャライズ・ク
ロックφｉが印加され、センスアンプの動作開始（制御
信号▲▼の立下がり）に先立って、ノードn₄の電
荷を引き抜く。他方のディスチャージ用MOSFETQ₁₃のゲ
ート端子には、コントロール回路27から出力される制御
信号▲▼が印加されており、センスアンプが動作
される前にオン状態にされていてノードn₅の電荷を引き
抜き、センスアンプを停止状態に設定する。制御信号▲
▼がロウレベレに変化されてセンスアンプが動作
され始めると、MOSFETQ₂およびQ₁₃はオフされて、回路
の動作に何ら影響を与えなくなる。

上記レベル検出回路31の出力ノードすなわちMOSFETQ₁₁
とQ₁₂の接続ノードn₆には、波形整形用のインバータ33
が接続され、インバータ33の出力はラッチ回路としての
クロックド・インバータ34に入力されている。そして、
このクロックド・インバータ34の出力がデータ出力用イ
ンバータ35によって増幅反転されてデータバス7bに出力
されるようにされている。

なお、特に制限されないが、上記各インバータ33〜35
は、CMOS（相補型MOS）型に構成されている。また、ク
ロックド・インバータ34はコントロール回路27からの制
御信号LTCによって制御されてラッチ動作を行なう。

さらに、上記レベル検出回路31内のノードn₆と電源電圧
V_CCとの間には、出力レベル補正用のMOSFETQ₁₄とプリチ
ャージ用のMOSFETQpが接続されている。MOSFETQ₁₄とQp
は、それぞれＰチャンネル形の形成されている。上記プ
リチャージ用MOSFETQpのゲーシ端子には、コントロール
回路27から出力されるプリチャージ信号φｐが印加され
ており、上記制御信号▲▼がハイレベルからロウ
レベルに変化されてセンスアンプが動作を開始すると、
先ずこのプリチャージ信号φｐによってノードn₆が電源
電圧V_CCまで押し上げられる。これによって、読出しデ
ータ出力D₀〜D₇は、最初に必ずロウレベルにされる。

また、上記出力レベル補正用のMOSFETQ₁₄のゲート端子
には、電源電圧V_CCのレベルを検出してそれに応じた電
圧を出力する電源電圧検出回路36の出力電圧Vcoが印加
されている。これによって、センスアンプすなわちレベ
ル検出回路31の出力が、電源電圧Vccのレベルに応じて
補正されるようになっている。これについては後で詳し
く説明する。

次に、上記のごとき構成の読出し回路の動作は、次のよ
うになる。

コントロール回路27から供給される制御信号▲▼
がハイレベルからロウレベルに変化すると、MOSFETQ₁₀
がオンされ、MOSFETQ₈がオフされてセンスアンプの動作
が開始される。すなわち、制御信号▲▼によって
オンされたMOSFETQ₁₀を通してノードn₅へ電荷が流れ込
んでノードn₅のレベルが上昇される。これによって、MO
SFETQ₈がオンされて、定電流用MOSFETQ₁から供給される
電流がノードn₄へ流れ込む。また、このときまでに、Ｙ
デコーダ23によってアドレスA₈〜A₁₁に対応した一つの
カラムスイッチQcがオンされている。そのため、ノード
n₄に流れ込んだ電流は、選択されたカラムスイッチQcを
通ってデータ線DLに流れ込み、データ線をチャージアッ
プさせる。

このときMOSFETQ₁₁もオンされるので、前述したように
プリチャージ信号φｐによってセンスアンプの出力ノー
ドn₆の側からもプリチャージが行なわれる。そのため、
データ線DLのプリチャージが速やかに行なわれる。

しかも、上記データ線のプリチャージは、ダミーメモリ
アレイ21内でも行なわれるようにされており、コントロ
ール回路27はこのダミーメモリアレイ21内のデータ線DL
dのレベルを監視して、所定レベル以上になると上記プ
リチャージ信号φｐを立ち上げてプリチャージを終了さ
せる。また、プリチャージ信号φｐの立上がりに同期し
てコントロール回路27から出力される駆動信号φｘがハ
イレベルに変化されてＸデコーダ22が駆動され、これに
よって選択された一本のワード線のレベルが上昇され
る。

そして、プリチャージの終了時点で、クロックド・イン
バータ34に供給される制御信号LTCがハイレベルに変化
され、センスアンプの出力を取り込み始める。しかし
て、クロックド・インバータ34がラッチ動作を開始した
時点でのセンスアンプ出力は、プリチャージによって初
めにハイレベルされているため、出力用インバータ35の
出力は最初ロウレベルである。

上記のようにして、プリチャージが終了してからワード
線が立ち上がり始めると、これによって選択されたメモ
リセルのFAMOSQfが書込み状態にあるか消去状態にある
かで、しきい値電圧が異なるため、データ線DL（ノード
n₂）の電位に差異が生じる。すなわち、選択されたFAMO
SQfが書込み状態にあると、ワード線の選択レベル（約5
V）でFAMOSQfはオフ状態にされるため、データ線DL（ノ
ードn₂）の電位はプリチャージ終了時と同じである。一
方、選択されたFAMOSQfが消去状態にあると、FAMOSQfは
オン状態にされるため、データ線DLの電位は低くなる。

このように差異の生じたデータ線DLの電位がカラムスイ
ッチQcと書込み制御用トランジスタQwを通してノードn₄
に伝わると、帰還回路32内のMOSFETQ₉は、データ線電位
が高い程、強くオンされる。そして、MOSFETQ₉が強くオ
ンされると、ノードn₅の電位が下がり、電流制御用MOSF
ETQ₈が遮断される方向に移ることになる。

そのため、選択されたFAMOSQfが書込み状態にあると、M
OSFETQ₈が遮断されてデータ線DLへ向かって流れる電流
が制限され、ノードn₄の電位は高い所で平衡状態とな
る。一方、選択されたFAMOSQfが消去状態にあると、FAM
OSQfが導通状態のため、データ線電位が低くなりMOSFET
Q₉は弱いオン状態にされて、ノードn₃の電位が上がり、
MOSFETQ₈がオンされ続ける。これによって、定電流用MO
SFETQ₁から供給される定電流が、MOSFETQ₈,Qw,Qcおよび
FAMOSQfさらにはMOSFETQ_D1,Q_N1を通って接地点へ流れ
る。その結果、インピーダンスの低いFAMOSQf側に引か
れてノードn₄の電位が低い所で平衡状態となる。

しかして、ノードn₄に接続されたレベル検出回路31を構
成するMOSFETQ₁₁は、ノードn₅の電位によって上記MOSFE
TQ₈と全く同じように動作される。そのため、選択され
たFAMOSQfが書込み状態にあると比較的電位の高いノー
ドn₄の電位によってMOSFETQ₁₁が遮断されて出力ノードn
₆の電位は高いレベルを維持する。また、選択されたFAM
OSQfが消去状態にあると、ノードn₄の電位に引かれて出
力ノードn₆の電位が下がり、波形整形用インバータ33の
出力が反転する。

このようにして、センスアンプの出力が確定するころ、
データ線レベルによって必ず読出しデータ（インバータ
35の出力）が反転するようにされたダミーメモリアレイ
21の読出しデータを監視するコントロール回路27が、ダ
ミー側の読出しデータの反転を検出してラッチ制御信号
LTCをハイレベルからロウレベルに変化させる。これに
よって、クロックド・インバータ34は、センスアンプの
出力（インバータ33）のラッチを止め、直前にラッチし
ていたデータを保持するようになる。

そして、このラッチ制御信号LTCの立下がりに同期し
て、コントロール回路27から出力される制御信号▲
▼がロウレベルからハイレベルに変化される。する
と、MOSFETQ₁₀がカットオフされ、帰還回路32に電流が
流されなくなるとともに、MOSFETQ₁₃がオンされてノー
ドn₅がロウレベルに固定されてMOSFETQ₁₁がオフされ、
レベル検出回路31にも電流が流されなくなってセンスア
ンプの動作が停止される。

このように、上記実施例によれば、センスアンプがCMOS
回路で構成されてはいるものの、回路が動作している間
は帰還回路32とレベル検出回路31に流されていた電流
が、制御信号▲▼によってセンスアンプが動作さ
れる時間だけに制限されるようになる。しかるに、セン
スアンプの動作期間すなわち制御信号SACのロウレベル
の期間は、コントロール回路27によって必要最小限にさ
れるため、センスアンプの消費電力が大幅に減少され
る。

また、制御信号▲▼がハイレベルにされるとMOSF
ETQ₈もオフされるため、選択されたメモリセルが書込み
状態にあるときにデータ線に向かって流れる電流もカッ
トされ、読出し時のメモリアレイ全体の消費電流も減少
される。しかも、上記実施例によると、特に内部クロッ
ク信号φ₁,φ_２の周期が長くなった場合にセンスアンプ
の動作時間が相対的に短くなって、消費電力低減の効果
が大きくなるという利点がある。

次に、先に簡単に説明したセンスアンプの出力レベルの
補正用MOSFETQ₁₄の動作について補足説明を行なう。

上記実施例で示したように、レベル検出回路31と帰還回
路32とからなるセンスアンプによってデータ線レベルを
検出するようにした場合、メモリセルが書込み不良を起
こしてFAMOSQfのしきい値電圧がワード線の選択レベル
（V_CC）よりも低くなっていると、第６図に示すよう
に、電源電圧V_CCが高くなるに従って、書込み状態のメ
モリセルを読み出したときのセンスアンプ出力（ノード
n₆の電位）Vsoが下がって、次段のインバータ33の論理
しきい値電圧V_TLよりも低くなり、誤まったデータの読
出しが行なわれるおそれがある。

そこで、上記実施例では、電源電圧検出回路36で電源電
圧V_CCのレベルを検出し、そのレベルに応じて例えば第
７図に示すような特性の制御電圧Vcoを発生し、これを
出力レベル補正用MOSFETQ₁₄のゲートに印加させる。こ
れによって、電源電圧V_CCが高い側でセンスアンプ動作
したときに、その出力が第５図破線Ａで示すような傾向
で上昇するように補正されるようになる。

なお、第６図に示す電圧特性は、一例であって、センス
アンプを構成する素子（MOSFETQ₃〜Q₆）の特性やサイズ
等によって変化するものである。要するに、センスアン
プの特性との関係で結果的に第５図に示すような出力特
性が得られるような制御電圧Vcoを形成してやればよ
い。

また、メモリセルが書込み不良でしきい値が充分に高く
されていない場合には、読出し時のワード線選択レベル
で少しオン状態にされてデータ線レベルが上がりにくく
なるので、読出し時間が長くなってしまうおそれがあ
る。ところが上記実施例では、プリチャージMOSFETQpを
設けてワード線を非選択の状態でプリチャージを行なっ
ているので、プリチャージによってデータ線レベルを速
やかに立ち上げて良好な読出しを行なうことができると
いう利点がある。

なお、上記実施例では、メモリアレイが８つのブロック
に分割され、各ブロックに対応してそれぞれ読出し回路
が設けられ、８ビットのデータが並列に読み出されるよ
うに構成されたものについて説明したが、メモリアレイ
のビット構成は、それに限定されるものでなく、例えば
１ビットあるいは４ビット、16ビット等に構成しても良
いことはいうまでもない。

また、上記実施例におけるセンスアンプの出力レベル補
正用のMOSFETQ₁₄やプリチャージMOSFETQpは、省略する
こともできる。

さらに、ダミーメモリアレイを設けてセンスアンプの動
作停止タイミングを知る方式は、シングルチップマイコ
ンのEPROMのみならず、単品（半導体メモリ）としてのE
PROM等にも適用することができる。

［効果］（１）センスアンプ定常的に動作させるのでなく、ROM
内のワード線が選択されこれによってデータ線のレベル
が確定する頃にセンスアンプを起動させるとともに、デ
ータ読出し後はセンスアンプの出力をラッチしてからセ
ンスアンプを停止させるようにしたので、センスアンプ
の動作期間を短縮させるという作用により、アドレス変
化検出回路のような複雑なタイミング発生回路を設ける
ことなく消費電力を低減させることができるという効果
がある。

（２）内蔵ROMのメモリアレイとは別にダミーのメモリ
アレイとそのセンスアンプを設け、ダミーのメモリアレ
イには読出しによって必ずデータ線レベルが変化するよ
うなデータを予め入れておき、このダミーメモリアレイ
のデータを読み出して検出するようにしたので、ダミー
メモリアレイから読み出したデータが確定した時点で
は、正規のメモリアレイから読み出したデータも必ず確
定していることになるという作用により、センスアンプ
の動作期間を必要最小限にさせるようなセンスアンプ停
止タイミングを正確に検出できるようになるという効果
がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、センスアンプの
構成は前記実施例のものに限定されず、種々の変形例が
考えられる。この発明は、センスアンプが動作中貫通電
流が流れるような構成のものに適用して有効な効果が得
られる。

また、上記実施例では、EPROMがチップ上に形成された
シングルチップマイコンについて説明したが、EPROMが
パッケージ上に搭載されるようにされたシングルチップ
マイコンに対しても適用できることはいうまでもない。

［利用分野］以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるEPROMを内蔵したシ
ングルチップマイコンに適用したものについて説明した
が、それに限定されるものでなく、内部にクロックを有
するEPROM内蔵のLSIもしくはROM内蔵のLSI、さらには半
導体記憶装置一般に利用することができる。

【図面の簡単な説明】

第１図は、本発明に係るEPROM内蔵のLSIに使用される読
出し回路の一実施例を示す回路構成図、第２図は、他の実施例の回路図、第３図は、本発明が適用されるEPROM内蔵型のシングル
チップマイコンの構成の一例を示すブロック図、第４図は、オンチップのEPROM回路の一実施例を示す回
路構成図、第５図は、そのEPROM回路の動作を示すタイミングチャ
ート、第６図は、上記実施例のセンスアンプ出力の電源電圧依
存性を示す説明図、第７図は、電源電圧V_CCが変動した場合にセンスアンプ
出力レベル補正用MOSFETのゲートに印加すべき制御電圧
Vcoの特性の一例を示す説明図である。１……CPU（マイクロプロセッサ）、２……再書込み可
能なメモリ（EPROM）、３……ランダム・アクセス・メ
モリ、４……シリアル・コミュニケーション・インタフ
ェース回路、7a……アドレスバス、7b……データバス、
９……モード切換回路、11……モード設定用外部端子、
20a〜20h……メモリブロック、21……ダミーメモリアレ
イ、24a〜24h……カラムスイッチ回路、25a〜25h……読
出し回路、26……ダミー用読出し回路、27……コントロ
ール回路、28a〜28h……書込み回路、31……レベル検出
回路、32……帰還回路、33……波形整形回路（インバー
タ）、34……ラッチ回路（クロックド・インバータ）、
35……出力用インバータ、DL,DL₁〜DL₈……データ線、D
Ld……ダミーデータ線、Qc,Qc₁〜Qc₈……カラムスイッ
チ、MC……メモリセル、CS₁〜CS₁₆……共通ソース線、C
DL,CDL₁〜CDL₁₆……共通データ線、Qw,Qw₁〜Qw₈……書
込み制御用トランジスタ。

フロントページの続き (56)参考文献特開昭58−139393（ＪＰ，Ａ) 特開昭56−111190（ＪＰ，Ａ) 特開昭49−14052（ＪＰ，Ａ) 特開昭53−60125（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】CPUと、メモリアレイと周辺回路を有する
メモリと、上記周辺回路の動作を制御するコントロール
回路とを具備する半導体集積回路であって、上記CPUには、互いにハイレベルの期間がオーバラップ
しないように半周期だけ位相のずれた第１、第２の内部
クロック信号とこれらの内部クロック信号の1/2の周波
数を持ち、上記第１のクロック信号の立上り時点と、ほ
ぼ等しい時点で立上り、立ち下がりするような外部同期
信号を形成するクロック発生回路を有し、さらに、該半導体集積回路は、ダミーデータ線を有する
ダミーメモリアレイとダミーメモリアレイの読み出し回
路とを有し、上記周辺回路は、上記メモリアレイのデータに接続され
るセンスアンプ回路と上記センスアンプ回路の出力を受
けるラッチ回路を有し、上記コントロール回路は、上記外部同期信号のロウレベ
ル期間中のみ上記第１のクロック信号と同期して同じよ
うに変化し、データ線及びダミーデータ線をロウレベル
に初期化するための第１の信号を形成する手段と、上記
第１の信号の立ち下がりに同期してロウレベルに変化
し、データ線及びダミーデータ線をプリチャージするた
めの第２の信号を形成する手段と、上記第２の信号の立
ち下がりに同期してハイレベルに変化し、上記センスア
ンプ回路及びダミーメモリアレイの読み出し回路のプリ
チャージを開始するための第３の信号を形成する手段と
を有し、上記読み出し回路は、上記ダミー読み出しデータを監視
していて、データが確定したときに読み出し動作を停止
させる信号を出力し、上記コントロール回路は、上記読み出し回路の出力信号
に基づいて読み出しデータが上記ラッチ回路にラッチさ
れた後上記センスアンプ回路を非動作状態にする制御信
号を出力するようにされてなることを特徴とする半導体
集積回路。
【請求項２】上記メモリは不揮発性のメモリ素子からな
る再書込み可能なメモリにより構成されてなることを特
徴とする特許請求の範囲第１項記載の半導体集積回路。
【請求項３】上記メモリはシステムの動作に必要なプロ
グラムが格納される読み出し専用のメモリであることを
特徴とする特許請求の範囲第１項もしくは第２項記載の
半導体集積回路。