JPH04132465A

JPH04132465A - 複合同期信号分離回路

Info

Publication number: JPH04132465A
Application number: JP25447090A
Authority: JP
Inventors: Takahide Ueno; 植野　高秀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-09-25
Filing date: 1990-09-25
Publication date: 1992-05-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ビデオ用複合同期信号から水平同期信号を分
離する信号分離回路に関し、特に入力信号が抜けたよう
な場合にも入力される複合同期信号の水平同期信号に同
期した信号を出力する複合同期信号分離回路に関する。

〔従来の技術〕

一般に、ビデオ複合同期信号は、第３図に示すように、
周波数及びパルス幅の異なる水平同期信号２１．垂直同
期信号２３と等化パルス信号２２の３種類の信号から構
成されている。

従来、この種の複合同期信号の分離回路はアナログ技術
で構成され、例えば第４図に示すように、コンデンサＣ
１と抵抗Ｒ１からなる微分回路が用いられていた。

第３図の複合同期信号は、テレビ方式がＮＴＳＣ方式の
場合、１５．７３４ＫＨｚの周波数でパルス幅が４．１
９〜５．７１μｓｅｃである水平同期信号２１と、５９
．９４Ｈｚの周波数の垂直帰線消去期間Ｔ１の中に水平
同期信号の２倍の周波数で、かつパルス幅が２６．４〜
２８μｓｅｃである垂直同期信号２３と、パルス幅が２
．２９〜２．５４μｓｅｃで垂直同期信号の前後に位置
する等化パルス信号２２とから構成されている。

また、水平同期信号の一周期をＩＨとすると、垂直帰線
消去期間は９Ｈの期間であり、垂直同期信号が３Ｈ，等
化パルスが垂直同期信号の前後にそれぞれ３Ｈづつとっ
ている。

この複合同期信号から水平同期信号を分離する場合、第
４図の微分回路を用いて、複合同期信号を入力端子１か
ら入力し、微分回路を通して出力端子１３から水平同期
信号を出力している。

この回路は、時定数ＣＲを任意に選ぶことにより、入力
信号が加わると、同期信号の立上りエツジではコンデン
サＣ１に電荷がないため、抵抗Ｒ１に瞬時電流が流れ、
時定数Ｃ，Ｒ，でコンデンサＣ１が充電される。逆に、
同期信号の立下りではコンデンサＣ１に充電された電荷
が放電し、第５図の出力信号１３が得られる。この出力
信号は増幅段へ入力され増幅される。

〔発明が解決しようとする課題〕

近年、テレビ、ＶＴＲは使用部品の集積回路部品（ＩＣ
）化が進み、さらにデジタルＩＣの占有比率が高まって
いる。これらのＩＣの中では、この複合同期信号を取込
み、ＩＣ内の各機能系へ必要な信号（垂直同期信号ある
いは水平同期信号）を送り、これら信号に同期させて信
号処理又は様々なコントロールを行なっている。従って
、複合同期信号の分離回路をＩＣ内に取込む際に、従来
のコンデンサと抵抗による微分回路では、その値によっ
てはＩＣ内に取込み難く、外付部品とそれに伴う入出力
端子等を必要とする。また、従来回路では一時的に映像
信号レベルが低く（弱電界状態）なった状況では、同期
信号が捕えられない場合を生じ、信号はその間完全に抜
けてしまう、従って、水平同期信号に同期させて処理さ
せている回路では、信号抜は時に誤動作を引起こし、結
果として画像乱れを生じる。

さらに、得られる出力信号のパルス幅が時定数ＣＨによ
るため素子バラツキ、温度変動によってパルス幅の精度
が高くないという問題があった。

本発明の目的は、このような欠点を除き、ＩＣ化しやす
くすると共に、精度上の信頼度も高く、かつ分離後の出
力信号として入力複合同期信号に同期したＩＨ同期の水
平同期信号が得られ、また複合同期信号の信号抜けにも
対応できるようにした複合同期信号分離回路を提供する
ことにある。

〔課題を解決するための手段〕

本発明の複合同期信号分離回路の構成は、入力クロック
および複合同期信号を入力してこの複合同期信号の立上
りエツジに同期したトリガパルスを出力するトリガパル
ス生成回路と、前記入力クロックを入力しリセット信号
によって水平同期信号の一同期分を計数するカウンタと
、このカウンタの出力をデコードするデコーダと、この
デコーダの所定出力から一水千周期ごとの第１のパルス
を出力する第１のＲＳラッチ回路と、前記デコーダの出
力と前記リセット信号とを入力して前記複合同期信号と
同等の第２のパルスを出力する第２のＲＳラッチ回路と
、前記デコーダの所定出力と前記トリガパルスとを入力
し前記リセット信号を出力するパルス出力回路と、前記
第１のパルスと前記複合同期信号または前記第２のパル
スとを入力して前記水平同期信号を出力するラッチ回路
とを備えることを特徴とする。

本発明において、パルス出力回路が、デコーダの所定出
力から第３のパルスを出力する第３のＲＳラッチ回路と
、この第３のラッチ回路の出力パルスとトリガパルスと
の論理積をとるＡＮＤ回路と、このＡＮＤ回路の出力と
前記デコーダの所定出力との論理和をとってリセット信
号を出力するＯＲ回路とからなることもできる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のシステムブロック図である
。本実施例は、複合同期信号入力端子１から入力された
複合同期信号の立上りエツジに同期したトリガパルスを
生成するトリガパルス生成回路３と、クロック入力端子
２からのシステムクロックを入力し水平同期信号の１周
期期間（ＩＨ〉を計数するカウンタ４と、このカウンタ
４でカウントしたカウント値に対して任意のカウント値
を選択するデコーダ５と、各種任意の周期を有するパル
スを作成するＲＳラッチ６．７．８と、カウンタ４のリ
セット信号生成及び複合同期信号抜は時のトリガパルス
生成をするＡＮＤ回路９およびＯＲ回路１０と、水平同
期信号を出力するラッチ回路１２と、ラッチするクロッ
クを入力複合同期信号かあるいは信号抜は時に内部で作
るクロックのどちらかでラッチするＯＲ回路１１とで構
成され、出力端子１３から水平同期信号を出力する。

第２図は第１図の動作を説明するタイミング図であり、
入力複合同期信号Ａ、システムクロックＢ、カウンタ４
のリセットパルスＣ，カウンタ４の計数出力り、ラッチ
回路１２のデータ入力信号Ｅ、ラッチ回路１２の出力有
効期間の設定パルスＦ、入力複合同期信号が信号抜けを
生じた場合にラッチ回路１２をラッチさせるクロックパ
ルスＧ、水平同期出力信号■を示している。

入力端子１から複合同期信号Ａを入力しその立上りエツ
ジトリガパルスＣをトリガパルス生成回路３で作り、こ
のエツジトリガパルスＣが出力有効期間の設定パルスＦ
の“Ｈ”期間にある時に限りカウンタ４をリセットする
。つまり、カウンタ４はこのトリガパルスＣによってカ
ウント値を一度リセットし、入力端子２より入力される
システムクロックＢによって再びカウントを開始する。

ラッチ回路１２のデータ入力信号Ｅに示すパルスをデコ
ーダ５及びＲＳラッチ６で作成する。このパルスの立上
りは水平同期信号の周期（ＩＨ＝６３．５５６６μ５ｅ
ｃ）よりも数μｓｅｃ短かい時間で立上ることにより、
次の複合同期信号の立上りに同期して“Ｈ”レベルがラ
ッチ回路１２より出力される。尚、出力される水平同期
信号のパルス幅はＲＳラッチ６の出力の立下りによる。

また、水平同期信号の周期はＩＨであるため、垂直帰線
消去期間Ｔ１のＨ／２周期パルス（等化パルス信号及び
垂直同期信号）の並びにおいても、ＩＨごとにラッチさ
れるために、ＲＳラッチ８により出力有効期間の設定パ
ルスＦを生成し、このパルスが“Ｈ”である期間だけ出
力させている。

さらに、入力複合同期信号が一時的に抜けた場合には、
ＩＨよりも数百μｓｅｃ〜数μｓｅｃ遅れたところで立
上るクロックパルスＧを生成し、入力信号が抜けた場合
には、このクロックパルスのタイミングで出力する。こ
れら出力から水平同期信号出力が常に出力されることに
なる。

〔発明の効果〕

以上説明したように本発明は、水平同期信号の１周期を
計数するカウンタを用いて、そのカウンタのカウント値
をデコードするデコーダとＲＳラッチとを組合わせて、
３種類のパルスを生成することにより、複合同期信号に
同期し、またこの複合同期信号が一時的に信号抜けを生
じても、自己生成した水平同期信号を出力することがで
き、またこの回路は、コンデンサ、抵抗を使用していな
いため、ＩＣ化も容易であり、精度上の信頼度も非常に
高い出力信号を得られるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイミング図、第３図は一般のテレ
ビ放送の標準方式の複合同期信号の波形図、第４図は従
来技術の一例の回路図、第５図は第４図の動作を示すタ
イミング図である。１・・・複合入力端子、２・・・システムクロック入力
端子、３・・・複合同期信号の立上りエツジに同期した
トリガパルスを生成するトリガパルス生成回路、４・・
・カウンタ、５・・・デコーダ、６・・・ＲＳラッチ１
．７・・・ＲＳラッチ３．８・・・ＲＳラッチ２．９・
・・ＡＮＤ回路、１０．１１・・・ＯＲ回路、１２・・
・ラッチ回路、１３・・・水平同期信号出力端子、２１
・・・水平同期信号、２２・・・等化パルス信号、２３
・・・垂直同期信号、Ｔ１・・・垂直帰線消去期間、Ｃ
１・・・コンデンサ、Ｒ１・・・抵抗、Ａ・・・入力複
合同期信号、Ｂ・・・システムクロック信号、Ｃ・・・
カウンタリセットパルス、Ｄ・・・カウンタの計数動作
、Ｅ・・・データ入力信号、Ｆ・・・出力有効期間の設
定パルス、Ｇ・・・入力複合同期信号が信号抜けを生じ
た場合のクロックパルス、■・・・水平同期出力信号。

Claims

【特許請求の範囲】１、入力クロックおよび複合同期信号を入力してこの複
合同期信号の立上りエッジに同期したトリガパルスを出
力するトリガパルス生成回路と、前記入力クロックを入
力しリセット信号によって水平同期信号の一同期分を計
数するカウンタと、このカウンタの出力をデコードする
デコーダと、このデコーダの所定出力から一水平周期ご
との第１のパルスを出力する第１のＲＳラッチ回路と、
前記デコーダの出力と前記リセット信号とを入力して前
記複合同期信号と同等の第２のパルスを出力する第２の
ＲＳラッチ回路と、前記デコーダの所定出力と前記トリ
ガパルスとを入力し前記リセット信号を出力するパルス
出力回路と、前記第１のパルスと前記複合同期信号また
は前記第２のパルスとを入力して前記水平同期信号を出
力するラッチ回路とを備えることを特徴とする複合同期
信号分離回路。２、パルス出力回路が、デコーダの所定出力から第３の
パルスを出力する第３のＲＳラッチ回路と、この第３の
ラッチ回路の出力パルスとトリガパルスとの論理積をと
るＡＮＤ回路と、このＡＮＤ回路の出力と前記デコーダ
の所定出力との論理和をとってリセット信号を出力する
ＯＲ回路とからなる請求項１記載の複合同期信号分離回
路。