JPH04132544U - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】ＥＤＣ回路の機能が正常か否かの自己診断動作
を、ＤＲＡＭのリフレッシュ動作を利用して行えるよう
にする。 【構成】マイクロプロセッサと、このマイクロプロセッ
サによってアクセスされるエラー・コレクティング・コ
ード化構成のダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）部とを備えたメモリ装置であって、ＤＲ
ＡＭコントローラは、マイクロプロセッサからアドレス
信号が与えられ順次インクリメントされるリフレッシュ
アドレス信号を出力するリフレッシュアドレス・カウン
タと、誤り検出訂正手段の機能検査を行うための検査ア
ドレスを保持するレジスタと、リフレッシュ動作モード
において、リフレッシュアドレス・カウンタからのアド
レス信号を選択し、検査モードにおいては前記レジスタ
に保持された検査アドレス信号を選択してＤＲＡＭに与
えるマルチプレクサとを含んで構成される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、マイクロプロセッサと、このマイクロプロセッサによってアクセス されるメモリ素子とで構成されるメモリ装置に関し、さらに詳しくは、メモリ素 子としてＥＣＣ(Error Correcting Code) 化構成のＤＲＡＭ（ダイナミック・ラ ンダム・アクセス・メモリ）を用いると共に、誤り（エラー）検出・訂正回路(E rror Detection and Correction 、ＥＤＣ回路と略す）を有し、このＥＤＣ回路 の誤り検出・訂正の機能診断（検査）をＤＲＡＭのリフレッシュ動作時を利用し て行えるようにしたメモリ装置に関する。

【０００２】

【従来の技術】

最近、大規模容量のＤＲＡＭが実用化されるようになってきている。この様な 大規模のＤＲＡＭを用いたマイクロプロセッサ装置においては、その信頼性を向 上させるために、従来より、ＤＲＡＭとしてＥＣＣ構成のものを用いると共に、 ＥＤＣ回路を備えることが一般的に行われている。 この様な装置において、ＥＤＣ回路が正しく機能しないと、メモリ部の信頼性 が維持できなくなる。このため、従来よりマイクロプロセッサによるメモリ部（ ＤＲＡＭ）への通常のアクセス動作モード以外に、ＥＤＣ回路の機能が正しく働 くかを自己診断する診断（検査）モードが設けられている。 従来装置においては、このＥＤＣ回路の機能診断モードは、ＤＲＡＭのリフレ ッシュ動作モードと別に設けられた期間（サイクル）で行うようにしている。そ の理由は、リフレッシュ動作時にＥＤＣ回路の機能診断を行うと、リフレッシュ 動作によってアクセスされるメモリの内容が、診断モードでのエラー訂正機能に より全て書き替えられてしまうからである。すなわち、リフレッシュ動作では、 メモリの全ての領域に順次データ再書込みのためのアクセスを行うもので、リフ レッシュ動作においてＥＤＣ回路の機能診断を行うものとすれば、全てのメモリ の内容がエラーを強制的に発生するようなデータとチェックビットの組合わせの 内容（データ）に書替えられてしまうこととなる。この為に、ＥＤＣ回路の機能 診断を行うプログラムを動作させる際は、他のプログラムを同時に実行できない ようになっている。

【０００３】

【考案が解決しようとする課題】

しかしながら、リフレッシュ動作の時を利用してＥＤＣ回路の機能診断ができ れば、メモリ装置のパフォーマンスを向上させる上で好都合である。 本考案は、この様な点に鑑みてなされたもので、メモリ内容の全てを破壊する こと無くリフレッシュ動作の時を利用してＥＤＣ回路の機能診断が行えるように したメモリ装置を提供することを目的とする。

【０００４】

【課題を解決するための手段】

この様な目的を達成する本考案は、 マイクロプロセッサと、このマイクロプロセッサによってアクセスされるエラ ー・コレクティング・コード化構成のダイナミック・ランダム・アクセス・メモ リ（ＤＲＡＭ）部とを備えたメモリ装置であって、 ＤＲＡＭ部への書込みデータを入力し当該書込みデータからチェックビットを 作成し、そのチェックビットをＤＲＡＭ部に書込むと共に、ＤＲＡＭ部から読み 出されたデータおよびチェックビットを入力し、誤り検出を行うと共に可能であ れば誤りを訂正する誤り検出訂正手段と、 前記ＤＲＡＭ部に順次リフレッシュアドレス信号を与え該当のアドレスから読 出したデータに対して前記ＥＤＣ回路によりエラー検出と訂正を行い、訂正され たデータをＤＲＡＭ部の同じアドレスに再書込みしてリフレッシュ動作を行うＤ ＲＡＭコントローラとを設け、 前記ＤＲＡＭコントローラは、 マイクロプロセッサからアドレス信号が与えられ順次インクリメントされるリ フレッシュアドレス信号を出力するリフレッシュアドレス・カウンタと、 誤り検出訂正手段の機能検査を行うための検査アドレスを保持するレジスタと 、 リフレッシュ動作モードにおいて、リフレッシュアドレス・カウンタからの アドレス信号を選択し、検査モードにおいては前記レジスタに保持された検査ア ドレス信号を選択してＤＲＡＭに与えるマルチプレクサと を含むことを特徴とするメモリ装置である。

【０００５】

【作用】

通常の例えばリードアクセス時においては、メモリ部から読出したデータとそ のデータと対をなすチェックビットがＥＤＣ回路に送られる。ＥＤＣ回路は、メ モリ部から読み出されたデータとチェックビットとからパリティチェックを行う 。 ＤＲＡＭのリフレッシュ動作モードにおいては、ＤＲＡＭコントローラ内の リフレッシュアドレス・カウンタからのアドレス信号が、マルチプレクサで選択 されてＤＲＡＭに与えられ、該当アドレスを順次リフレッシュさせる。 このリフレッシュ動作の中でマルチプレクサは、一定の時間だけレジスタに保 持されている検査アドレスをＤＲＡＭに与える診断モードとし、検査アドレスに 格納されている検査用データを読出して、それをＥＤＣ回路に与える。この検査 用データは、強制的にエラーを発生するデータとパリティチェックビットとの組 合わせで構成されており、ＥＤＣ回路の機能が正常であれば、エラー信号が必ず 出力されることとなって、ＥＤＣ回路の機能が正常であるか否かの診断がリフレ ッシュ動作モードを利用して行える。

【０００６】

【実施例】

以下、図面を用いて本考案の実施例を詳細に説明する。図１は本考案の一実施 例を示す構成ブロック図である。図において、１はマイクロプロセッサ（ＣＰＵ ）、２はマイクロプロセッサ１によってアクセスされるＤＲＡＭ部で、データ格 納用のデータ領域２１と、チェックビット格納用のチェックビット領域２２とを 有している。 ３はＤＲＡＭ部２への書込みデータを入力し、その書込みデータからチェック ビットを作成し、作成したチェックビットをＤＲＡＭ部２に書込むと共に、ＤＲ ＡＭ部２から読み出されたデータおよびチェックビットを入力し、誤り検出を行 うと共に可能であれば誤りを訂正する誤り検出訂正手段（ＥＤＣ回路）である。 ４はＤＲＡＭ部２に順次リフレッシュアドレス信号を与え該当のアドレスから順 次データを読出し、ＥＤＣ回路３によりエラー検出と訂正を行い、訂正されたデ ータをＤＲＡＭ部２の同じアドレスに再書込みしてリフレッシュ動作を行うＤＲ ＡＭコントローラである。

【０００７】 図２はＤＲＡＭコントローラ４内の要部の構成ブロック図である。５はマイク ロプロセッサ１側からアドレス信号が与えられ、そのアドレス信号から順次イン クリメントされるリフレッシュアドレス信号を出力するリフレッシュアドレス・ カウンタ、６はＥＤＣ回路３の機能検査を行うための検査アドレスを保持するレ ジスタ、７はリフレッシュ動作モードにおいて、リフレッシュアドレス・カウン タ５からのアドレス信号を選択し、診断モードにおいてはレジスタ６に保持され た検査アドレス信号を選択してＤＲＡＭ部２に、リフレッシュアドレスとして与 えるマルチプレクサである。

【０００８】 このように構成した装置の動作を次に、通常のアクセス動作，リフレッシュ動 作、ＥＤＣ回路の機能診断動作とに分けて説明する。 （通常のアクセス動作） ＤＲＡＭコントローラ４は、マイクロプロセッサ１からのアドレス信号をＤＲ ＡＭ部２に与えている。 データ書込み時において、マイクロプロセッサ１は、ＤＲＡＭ部２にアドレス バスＡＢを介して書込みアドレスを出力すると共に、データバスＤＢに書込みデ ータを出力する。ＥＤＣ回路３はマイクロプロセッサ１からデータバスＤＢを介 して与えられる書込みデータを受け、その書込みデータからパリティチェックビ ッチを作成し、書込みデータはＤＲＡＭ部２のデータ領域２１の指定アドレスに 、作成したパリティチェックビットはチェックビット領域２２の同じ指定アドレ スにそれぞれ書き込む。 データ読出し時において、マイクロプロセッサ１は、ＤＲＡＭ部２に読出しア ドレスを与え、ＥＤＣ回路３は該当アドレスから読出されたデータとそのデータ と対になっているパリティチェックビットを入力し、パリティチェックを実施す る。ここで、もしエラーが検出されれば、エラー信号をマイクロプロセッサ１側 に返送する。また、訂正可能のエラーであれば、訂正した後のデータをマイクロ プロセッサ１側に送る。

【０００９】 （リフレッシュ動作） マイクロプロセッサ１から、最初にリフレッシュするアドレスが、ＤＲＡＭコ ントローラ４内のリフレッシュアドレス・カウンタ５に与えられる。このカウン タ５は、その後、一定周期でインクリメントされ、ＤＲＡＭ部２の全てのアドレ スを一巡するリフレッシュアドレス信号を順次アドレスバスＡＢを介してＤＲＡ Ｍ部２に出力する。また、ＤＲＡＭコントローラ４は、リフレッシュ要求信号を ＥＤＣ回路３およびマルチプレクサ６に出力する。ＥＤＣ回路３は、ＤＲＡＭＭ 部２のリフレッシュアドレスから読出されたデータに対して誤り検出と、誤りが あった場合にはそれを訂正して、同じアドレスに再書込みをする。 （ＥＤＣ回路の機能診断動作 診断モード） 前述したリフレッシュ動作の中で、マルチプレクサ７はレジスタ６に保持され た検査アドレス信号を選択し、それをＤＲＡＭ部２にリフレッシュアドレスとし て与える。ＤＲＡＭ部の検査アドレスには、検査用データとして強制的にエラー を発生するデータとパリティチェックビットとの組合わせが格納されていて、こ の検査データが読出されＥＤＣ回路３に印加される。ＥＤＣ回路３は与えられる データとパリティチェックビットとの組合わせでパリティチェックを実施する。 この結果、そのチェック機能が正常であれば、エラー信号が必ず出力されること となる。従って、ＥＤＣ回路３の機能が正常であるか否かの診断が、リフレッシ ュ動作モードを利用して行える。なお、この診断モードでは、マルチプレクサ７ はリフレッシュアドレス・カウンタ５に対して、インクリメントを停止する指令 を出力している。

【００１０】 この様なＥＤＣ回路の検査が終了すると、マルチプレクサ７は再びリフレッシ ュアドレス・カウンタ５からの出力を選択し、インクリメトされるリフレッシュ アドレスをＤＲＡＭ部２に与えることで、リフレッシュ動作を再開する。

【００１１】

【考案の効果】

以上詳細に説明したように、本考案によれば、ＤＲＡＭのリフレッシュ動作時 を利用してＥＤＣ回路の機能診断を行うことができるもので、パフォーマンスお よび信頼性の高いメモリ装置が実現できる。

【図面の簡単な説明】

【図１】本考案の一実施例を示す構成ブロック図であ
る。

【図２】ＤＲＡＭコントローラ内の要部の構成ブロック
図である。

【符号の説明】

１ マイクロプロセッサ（ＣＰＵ） ２ ＤＲＡＭ部 ３ 誤り検出訂正回路（ＥＤＣ回路） ４ ＤＲＡＭコントローラ ５ リフレッシュアドレス・カウンタ ６ レジスタ ７ マルチプレクサ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】マイクロプロセッサと、このマイクロプロ
   セッサによってアクセスされるエラー・コレクティング
   ・コード化構成のダイナミック・ランダム・アクセス・
   メモリ（ＤＲＡＭ）部とを備えたメモリ装置であって、
   ＤＲＡＭ部への書込みデータを入力し当該書込みデータ
   からチェックビットを作成し、そのチェックビットをＤ
   ＲＡＭ部に書込むと共に、ＤＲＡＭ部から読み出された
   データおよびチェックビットを入力し、誤り検出を行う
   と共に可能であれば誤りを訂正する誤り検出訂正手段
   と、前記ＤＲＡＭ部に順次リフレッシュアドレス信号を
   与え該当のアドレスから読出したデータに対して前記Ｅ
   ＤＣ回路によりエラー検出と訂正を行い、訂正されたデ
   ータをＤＲＡＭ部の同じアドレスに再書込みしてリフレ
   ッシュ動作を行うＤＲＡＭコントローラとを設け、前記
   ＤＲＡＭコントローラは、マイクロプロセッサからアド
   レス信号が与えられ順次インクリメントされるリフレッ
   シュアドレス信号を出力するリフレッシュアドレス・カ
   ウンタと、誤り検出訂正手段の機能検査を行うための検
   査アドレスを保持するレジスタと、 リフレッシュ動作
   モードにおいて、リフレッシュアドレス・カウンタから
   のアドレス信号を選択し、検査モードにおいては前記レ
   ジスタに保持された検査アドレス信号を選択してＤＲＡ
   Ｍに与えるマルチプレクサとを含むことを特徴とするメ
   モリ装置。