JPH04343154A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH04343154A JPH04343154A JP3114667A JP11466791A JPH04343154A JP H04343154 A JPH04343154 A JP H04343154A JP 3114667 A JP3114667 A JP 3114667A JP 11466791 A JP11466791 A JP 11466791A JP H04343154 A JPH04343154 A JP H04343154A
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- Japan
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- section
- microprocessor
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサと
、このマイクロプロセッサによってアクセスされるメモ
リ素子とで構成されるメモリ装置に関し、さらに詳しく
は、メモリ素子としてＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅ
ｃｔｉｎｇ Ｃｏｄｅ） 化構成のＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）を用いると共に、
誤り（エラー）検出・訂正回路（Ｅｒｒｏｒ Ｄｅｔｅ
ｃｔｉｏｎ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ 、ＥＤＣ
回路と略す）を有し、このＥＤＣ回路の誤り検出・訂正
の機能診断をＤＲＡＭのリフレッシュ動作時を利用して
行えるようにしたメモリ装置に関する。
、このマイクロプロセッサによってアクセスされるメモ
リ素子とで構成されるメモリ装置に関し、さらに詳しく
は、メモリ素子としてＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅ
ｃｔｉｎｇ Ｃｏｄｅ） 化構成のＤＲＡＭ（ダイナミ
ック・ランダム・アクセス・メモリ）を用いると共に、
誤り（エラー）検出・訂正回路（Ｅｒｒｏｒ Ｄｅｔｅ
ｃｔｉｏｎ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ 、ＥＤＣ
回路と略す）を有し、このＥＤＣ回路の誤り検出・訂正
の機能診断をＤＲＡＭのリフレッシュ動作時を利用して
行えるようにしたメモリ装置に関する。
【０００２】
【従来の技術】最近、大規模容量のＤＲＡＭが実用化さ
れるようになってきている。この様な大規模のＤＲＡＭ
を用いたマイクロプロセッサ装置においては、その信頼
性を向上させるために、従来より、ＤＲＡＭとしてＥＣ
Ｃ構成のものを用いると共に、ＥＤＣ回路を備えること
が一般的に行われている。この様な装置において、ＥＤ
Ｃ回路が正しく機能しないと、メモリ部の信頼性が維持
できなくなる。このため、従来よりマイクロプロセッサ
によるメモリ部（ＤＲＡＭ）への通常のアクセス動作モ
ード以外に、ＥＤＣ回路の機能が正しく働くかを自己診
断する診断モードが設けられている。従来装置において
は、このＥＤＣ回路の機能診断モードは、ＤＲＡＭのリ
フレッシュ動作モードと別に設けられた期間（サイクル
）で行うようにしている。その理由は、リフレッシュ動
作時にＥＤＣ回路の機能診断を行うと、リフレッシュ動
作によってアクセスされるメモリの内容が、診断モード
でのエラー訂正機能により全て書き替えられてしまうか
らである。すなわち、リフレッシュ動作では、メモリの
全ての領域に順次データ再書込みのためのアクセスを行
うもので、リフレッシュ動作においてＥＤＣ回路の機能
診断を行うものとすれば、全てのメモリの内容がエラー
を強制的に発生するようなデータとチェックビットの組
合わせの内容（データ）に書替えられてしまうこととな
る。この為に、ＥＤＣ回路の機能診断を行うプログラム
を動作させる際は、他のプログラムを同時に実行できな
いようになっている。
れるようになってきている。この様な大規模のＤＲＡＭ
を用いたマイクロプロセッサ装置においては、その信頼
性を向上させるために、従来より、ＤＲＡＭとしてＥＣ
Ｃ構成のものを用いると共に、ＥＤＣ回路を備えること
が一般的に行われている。この様な装置において、ＥＤ
Ｃ回路が正しく機能しないと、メモリ部の信頼性が維持
できなくなる。このため、従来よりマイクロプロセッサ
によるメモリ部（ＤＲＡＭ）への通常のアクセス動作モ
ード以外に、ＥＤＣ回路の機能が正しく働くかを自己診
断する診断モードが設けられている。従来装置において
は、このＥＤＣ回路の機能診断モードは、ＤＲＡＭのリ
フレッシュ動作モードと別に設けられた期間（サイクル
）で行うようにしている。その理由は、リフレッシュ動
作時にＥＤＣ回路の機能診断を行うと、リフレッシュ動
作によってアクセスされるメモリの内容が、診断モード
でのエラー訂正機能により全て書き替えられてしまうか
らである。すなわち、リフレッシュ動作では、メモリの
全ての領域に順次データ再書込みのためのアクセスを行
うもので、リフレッシュ動作においてＥＤＣ回路の機能
診断を行うものとすれば、全てのメモリの内容がエラー
を強制的に発生するようなデータとチェックビットの組
合わせの内容（データ）に書替えられてしまうこととな
る。この為に、ＥＤＣ回路の機能診断を行うプログラム
を動作させる際は、他のプログラムを同時に実行できな
いようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、リフレ
ッシュ動作の時を利用してＥＤＣ回路の機能診断ができ
れば、メモリ装置のパフォーマンスを向上させる上で好
都合である。本発明は、この様な点に鑑みてなされたも
ので、メモリ内容の全てを破壊すること無くリフレッシ
ュ動作の時を利用してＥＤＣ回路の機能診断が行えるよ
うにしたメモリ装置を提供することを目的とする。
ッシュ動作の時を利用してＥＤＣ回路の機能診断ができ
れば、メモリ装置のパフォーマンスを向上させる上で好
都合である。本発明は、この様な点に鑑みてなされたも
ので、メモリ内容の全てを破壊すること無くリフレッシ
ュ動作の時を利用してＥＤＣ回路の機能診断が行えるよ
うにしたメモリ装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】この様な目的を達成する
本発明は、マイクロプロセッサと、このマイクロプロセ
ッサによってアクセスされるエラー・コレクティング・
コード化構成のダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）部とを備えたメモリ装置であって、Ｄ
ＲＡＭ部への書込みデータを入力し当該書込みデータか
らチェックビットを作成し、そのチェックビットをＤＲ
ＡＭ部に書込むと共に、ＤＲＡＭ部から読み出されたデ
ータおよびチェックビットを入力し、誤り検出を行うと
共に可能であれば誤りを訂正する誤り検出訂正手段と、
前記ＤＲＡＭ部に順次アドレス信号を与え該当のアドレ
スから読出したデータに対して前記ＥＤＣ回路によりエ
ラー検出と訂正を行い、訂正されたデータをＤＲＡＭ部
の同じアドレスに再書込みしてリフレッシュ動作を行う
ＤＲＡＭコントローラと、ＤＲＡＭ部から読出されたチ
ェックビットを保持するラッチ手段と、マイクロプロセ
ッサから出力されるＥＤＣ回路の機能診断を行うアドレ
ス信号を保持するレジスタ手段と、このレジスタからの
信号とマイクロプロセッサから出力されるアドレス信号
との一致を検出するコンパレータと、通常のアクセス動
作モード及びリフレッシュ動作モードにおいては、メモ
リ部から読出されたチェックビットを選択し、リフレッ
シュ動作モードであって前記コンパレータから一致信号
が出力されたとき、ラッチ手段が保持しているチェック
ビットを選択しそれを前記誤り検出訂正手段に与えるマ
ルチプレクサとを備えたことを特徴とするメモリ装置で
ある。
本発明は、マイクロプロセッサと、このマイクロプロセ
ッサによってアクセスされるエラー・コレクティング・
コード化構成のダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）部とを備えたメモリ装置であって、Ｄ
ＲＡＭ部への書込みデータを入力し当該書込みデータか
らチェックビットを作成し、そのチェックビットをＤＲ
ＡＭ部に書込むと共に、ＤＲＡＭ部から読み出されたデ
ータおよびチェックビットを入力し、誤り検出を行うと
共に可能であれば誤りを訂正する誤り検出訂正手段と、
前記ＤＲＡＭ部に順次アドレス信号を与え該当のアドレ
スから読出したデータに対して前記ＥＤＣ回路によりエ
ラー検出と訂正を行い、訂正されたデータをＤＲＡＭ部
の同じアドレスに再書込みしてリフレッシュ動作を行う
ＤＲＡＭコントローラと、ＤＲＡＭ部から読出されたチ
ェックビットを保持するラッチ手段と、マイクロプロセ
ッサから出力されるＥＤＣ回路の機能診断を行うアドレ
ス信号を保持するレジスタ手段と、このレジスタからの
信号とマイクロプロセッサから出力されるアドレス信号
との一致を検出するコンパレータと、通常のアクセス動
作モード及びリフレッシュ動作モードにおいては、メモ
リ部から読出されたチェックビットを選択し、リフレッ
シュ動作モードであって前記コンパレータから一致信号
が出力されたとき、ラッチ手段が保持しているチェック
ビットを選択しそれを前記誤り検出訂正手段に与えるマ
ルチプレクサとを備えたことを特徴とするメモリ装置で
ある。
【０００５】
【作用】通常のアクセス動作及びリフレッシュ動作時に
おいては、メモリ部から読出したデータとそのデータと
対をなすチェックビットがマルチプレクサを介してＥＤ
Ｃ回路に送られる。ＥＤＣ回路は、メモリ部から読み出
されたデータとチェックビットとからパリティチェック
を行う。ＥＤＣ回路の機能を診断する場合は、ＤＲＡＭ
のリフレッシュ動作の中で、レジスタ手段にあらかじめ
保持させてある自己診断動作モードにする信号（ｎビッ
ト情報）と同じ内容のアドレス信号を、アドレス信号線
の上位ｎビットに出力する。するとコンパレータは、両
者の一致を検出しマルチプレクサに対して、ラッチ手段
にラッチされているチェックビット（一つ前のアクセス
動作のときに読出されたチェックビット）を選択するよ
うに指示し、ＥＤＣ回路は、今回のリフレッシュ動作に
おける該当アドレスから読み出されたデータと、ラッチ
されているチェックビットにより、パリティチェックを
実施する。よって、ＥＤＣ回路の機能が正常であれば、
必ずエラーが発生することとなり、ＥＤＣ回路の機能が
正常であるか否かの診断が、リフレッシュ動作モードを
利用して行える。
おいては、メモリ部から読出したデータとそのデータと
対をなすチェックビットがマルチプレクサを介してＥＤ
Ｃ回路に送られる。ＥＤＣ回路は、メモリ部から読み出
されたデータとチェックビットとからパリティチェック
を行う。ＥＤＣ回路の機能を診断する場合は、ＤＲＡＭ
のリフレッシュ動作の中で、レジスタ手段にあらかじめ
保持させてある自己診断動作モードにする信号（ｎビッ
ト情報）と同じ内容のアドレス信号を、アドレス信号線
の上位ｎビットに出力する。するとコンパレータは、両
者の一致を検出しマルチプレクサに対して、ラッチ手段
にラッチされているチェックビット（一つ前のアクセス
動作のときに読出されたチェックビット）を選択するよ
うに指示し、ＥＤＣ回路は、今回のリフレッシュ動作に
おける該当アドレスから読み出されたデータと、ラッチ
されているチェックビットにより、パリティチェックを
実施する。よって、ＥＤＣ回路の機能が正常であれば、
必ずエラーが発生することとなり、ＥＤＣ回路の機能が
正常であるか否かの診断が、リフレッシュ動作モードを
利用して行える。
【０００６】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は本発明の一実施例を示す構成ブロック
図である。図において、１はマイクロプロセッサ（ＣＰ
Ｕ）、２はマイクロプロセッサ１によってアクセスされ
るＤＲＡＭ部で、データ格納用のデータ領域２１と、チ
ェックビット格納用のチェックビット領域２２とを有し
ている。３はＤＲＡＭ部２への書込みデータを入力し、
その書込みデータからチェックビットを作成し、作成し
たチェックビットをＤＲＡＭ部２に書込むと共に、ＤＲ
ＡＭ部２から読み出されたデータおよびチェックビット
を入力し、誤り検出を行うと共に可能であれば誤りを訂
正する誤り検出訂正手段（ＥＤＣ回路）である。４はＤ
ＲＡＭ部２に順次アドレス信号を与え該当のアドレスか
ら順次データを読出し、前記ＥＤＣ回路３によりエラー
検出と訂正を行い、訂正されたデータをＤＲＡＭ部２の
同じアドレスに再書込みしてリフレッシュ動作を行うＤ
ＲＡＭコントローラである。
説明する。図１は本発明の一実施例を示す構成ブロック
図である。図において、１はマイクロプロセッサ（ＣＰ
Ｕ）、２はマイクロプロセッサ１によってアクセスされ
るＤＲＡＭ部で、データ格納用のデータ領域２１と、チ
ェックビット格納用のチェックビット領域２２とを有し
ている。３はＤＲＡＭ部２への書込みデータを入力し、
その書込みデータからチェックビットを作成し、作成し
たチェックビットをＤＲＡＭ部２に書込むと共に、ＤＲ
ＡＭ部２から読み出されたデータおよびチェックビット
を入力し、誤り検出を行うと共に可能であれば誤りを訂
正する誤り検出訂正手段（ＥＤＣ回路）である。４はＤ
ＲＡＭ部２に順次アドレス信号を与え該当のアドレスか
ら順次データを読出し、前記ＥＤＣ回路３によりエラー
検出と訂正を行い、訂正されたデータをＤＲＡＭ部２の
同じアドレスに再書込みしてリフレッシュ動作を行うＤ
ＲＡＭコントローラである。
【０００７】５はＤＲＡＭ部２から読出されたチェック
ビットを保持するラッチ手段、６はマルチプレクサで、
ＤＲＡＭ部２から読出されたチェックビットとラッチ手
段５に保持されているチェックビットを入力し、これら
のいずれかを後で説明するコンパレータ１０からの診断
モード要求信号に従って選択し、それをＥＤＣ回路３に
与えるように構成してある。７はマイクロプロセッサ１
から出力されるラッチ手段５のラッチ動作を指示する情
報を保持する第１のレジスタ手段、８はＥＤＣ回路３の
機能診断を行うモードを指定する情報を保持する第２の
レジスタ手段、９はＥＤＣ回路３の機能診断を行うモー
ドを指定するために、マイクロプロセッサ１からあらか
じめ出力されるアドレス信号を保持する第３のレジスタ
手段、１０は第３のレジスタ手段からの信号と、マイク
ロプロセッサ１から出力されるアドレス信号との一致を
検出するコンパレータである。このコンパレータ１０は
、そこに与えられる２つの信号が一致する場合、第２の
レジスタ手段８からの信号に従って、マルチプレクサ６
に診断モード要求信号を出力するように構成してある。
ビットを保持するラッチ手段、６はマルチプレクサで、
ＤＲＡＭ部２から読出されたチェックビットとラッチ手
段５に保持されているチェックビットを入力し、これら
のいずれかを後で説明するコンパレータ１０からの診断
モード要求信号に従って選択し、それをＥＤＣ回路３に
与えるように構成してある。７はマイクロプロセッサ１
から出力されるラッチ手段５のラッチ動作を指示する情
報を保持する第１のレジスタ手段、８はＥＤＣ回路３の
機能診断を行うモードを指定する情報を保持する第２の
レジスタ手段、９はＥＤＣ回路３の機能診断を行うモー
ドを指定するために、マイクロプロセッサ１からあらか
じめ出力されるアドレス信号を保持する第３のレジスタ
手段、１０は第３のレジスタ手段からの信号と、マイク
ロプロセッサ１から出力されるアドレス信号との一致を
検出するコンパレータである。このコンパレータ１０は
、そこに与えられる２つの信号が一致する場合、第２の
レジスタ手段８からの信号に従って、マルチプレクサ６
に診断モード要求信号を出力するように構成してある。
【０００８】このように構成した装置の動作を次に、通
常のアクセス動作，リフレッシュ動作、ＥＤＣ回路の機
能診断動作とに分けて説明する。 （通常のアクセス動作）マイクロプロセッサ１は、第１
，第２のレジスタ７，８のいずれとも、ビットをクリア
した状態とする。ラッチ手段５は、この状態ではＤＲＡ
Ｍ部２からのチェックビットのラッチは行わず、また、
マルチプレクサ６は、ＤＲＡＭ部２から読み出されたチ
ェックビットを選択し、それをそのままＥＤＣ回路３に
送る。データ書込み時において、マイクロプロセッサ１
は、ＤＲＡＭ部２にアドレスバスＡＢを介して書込みア
ドレスを出力すると共に、データバスＤＢに書込みデー
タを出力する。ＥＤＣ回路３はマイクロプロセッサ１か
らデータバスＤＢを介して与えられる書込みデータを受
け、その書込みデータからパリティチェックビッチを作
成し、書込みデータはＤＲＡＭ部２のデータ領域２１の
指定アドレスに、作成したパリティチェックビットはチ
ェックビット領域２２の同じ指定アドレスにそれぞれ書
き込む。データ読出し時において、マイクロプロセッサ
１は、ＤＲＡＭ部２に読出しアドレスを与え、ＥＤＣ回
路３は該当アドレスから読出されたデータとそのデータ
と対になっているパリティチェックビットを入力し、パ
リティチェックを実施する。ここで、もしエラーが検出
されれば、エラー信号をマイクロプロセッサ１側に返送
する。また、訂正可能のエラーであれば、訂正した後の
データをマイクロプロセッサ１側に送る。
常のアクセス動作，リフレッシュ動作、ＥＤＣ回路の機
能診断動作とに分けて説明する。 （通常のアクセス動作）マイクロプロセッサ１は、第１
，第２のレジスタ７，８のいずれとも、ビットをクリア
した状態とする。ラッチ手段５は、この状態ではＤＲＡ
Ｍ部２からのチェックビットのラッチは行わず、また、
マルチプレクサ６は、ＤＲＡＭ部２から読み出されたチ
ェックビットを選択し、それをそのままＥＤＣ回路３に
送る。データ書込み時において、マイクロプロセッサ１
は、ＤＲＡＭ部２にアドレスバスＡＢを介して書込みア
ドレスを出力すると共に、データバスＤＢに書込みデー
タを出力する。ＥＤＣ回路３はマイクロプロセッサ１か
らデータバスＤＢを介して与えられる書込みデータを受
け、その書込みデータからパリティチェックビッチを作
成し、書込みデータはＤＲＡＭ部２のデータ領域２１の
指定アドレスに、作成したパリティチェックビットはチ
ェックビット領域２２の同じ指定アドレスにそれぞれ書
き込む。データ読出し時において、マイクロプロセッサ
１は、ＤＲＡＭ部２に読出しアドレスを与え、ＥＤＣ回
路３は該当アドレスから読出されたデータとそのデータ
と対になっているパリティチェックビットを入力し、パ
リティチェックを実施する。ここで、もしエラーが検出
されれば、エラー信号をマイクロプロセッサ１側に返送
する。また、訂正可能のエラーであれば、訂正した後の
データをマイクロプロセッサ１側に送る。
【０００９】（リフレッシュ動作）マイクロプロセッサ
１から、一定周期でＤＲＡＭ部２の全てのアドレスを一
巡するアドレス信号を順次アドレスバスＡＢに出力する
。ＤＲＡＭコントローラ４は、リフレッシュ動作時に出
力されるこの様なリフレッシュアドレス信号を受けて、
リフレッシュ要求信号をＥＤＣ回路３およびマルチプレ
クサ６に出力する。ＥＤＣ回路３は、ＤＲＡＭＭ部２の
リフレッシュアドレスから読出されたデータに対して誤
り検出と、誤りがあった場合にはそれを訂正して、同じ
アドレスに再書込みをする。 （ＥＤＣ回路の機能診断動作）前述したリフレッシュ動
作の中で、マイクロプロセッサ１から出力するリフレッ
シュアドレスが、第３のレジスタ手段６にあらかじめ保
持されているアドレスと一致すると、コンパレータ１０
がこれを検出する。マイクロプロセッサ１は、これに先
立って、第１のレジスタ７に「１」を書込み、リフレッ
シュ動作を行う前の読出し（リード）アクセスにおいて
、データと対になっているチェックビットを、ラッチ手
段５に保持させるラッチ動作を行う。第１のレジスタ７
の内容ビットはラッチ動作が終了すると自動的にクリア
され、ラッチ動作は１回だけ実行されるようにしてある
。次にマイクロプロセッサ１は、第２のレジスタ８に「
１」を書込む。コンパレータ１０は、第２のレジスタ手
段８から出力されるイネーブル信号を受け、そこに入力
されている２つの信号（ｎビットアドレス信号）が一致
する場合、診断モード要求信号をマルチプレクサ６に出
力する。
１から、一定周期でＤＲＡＭ部２の全てのアドレスを一
巡するアドレス信号を順次アドレスバスＡＢに出力する
。ＤＲＡＭコントローラ４は、リフレッシュ動作時に出
力されるこの様なリフレッシュアドレス信号を受けて、
リフレッシュ要求信号をＥＤＣ回路３およびマルチプレ
クサ６に出力する。ＥＤＣ回路３は、ＤＲＡＭＭ部２の
リフレッシュアドレスから読出されたデータに対して誤
り検出と、誤りがあった場合にはそれを訂正して、同じ
アドレスに再書込みをする。 （ＥＤＣ回路の機能診断動作）前述したリフレッシュ動
作の中で、マイクロプロセッサ１から出力するリフレッ
シュアドレスが、第３のレジスタ手段６にあらかじめ保
持されているアドレスと一致すると、コンパレータ１０
がこれを検出する。マイクロプロセッサ１は、これに先
立って、第１のレジスタ７に「１」を書込み、リフレッ
シュ動作を行う前の読出し（リード）アクセスにおいて
、データと対になっているチェックビットを、ラッチ手
段５に保持させるラッチ動作を行う。第１のレジスタ７
の内容ビットはラッチ動作が終了すると自動的にクリア
され、ラッチ動作は１回だけ実行されるようにしてある
。次にマイクロプロセッサ１は、第２のレジスタ８に「
１」を書込む。コンパレータ１０は、第２のレジスタ手
段８から出力されるイネーブル信号を受け、そこに入力
されている２つの信号（ｎビットアドレス信号）が一致
する場合、診断モード要求信号をマルチプレクサ６に出
力する。
【００１０】マルチプレクサ５は、コンパレータ１０か
らの診断モード要求信号を受けると、ラッチ手段５が保
持しているチェックビットを選択する。すると、ＥＤＣ
回路３には、今回のリフレッシュアドレスから読み出さ
れたデータと、前回の読出しアクセス時に保持された別
のアドレスデータのチェックビットとが組合わされて与
えられることとなる。従って、ＥＤＣ回路３の機能が正
常であれば、エラーが検出され、訂正が可能であればラ
ッチされているチェックビットに従いデータが訂正され
、前回のラッチ動作の時にアクセスされたデータと同じ
データが読出される。ＥＤＣ回路の機能が異常であれば
、エラーは出力されないし、データの訂正も行われない
。この様なＥＤＣ回路の機能診断の動作は、リフレッシ
ュ動作中であって、リフレッシュアドレスが第３のレジ
スタ９に保持されているアドレスと一致する場合、第２
のレジスタ８に「０」が書き込まれるまで（クリアされ
るまで）行われる。
らの診断モード要求信号を受けると、ラッチ手段５が保
持しているチェックビットを選択する。すると、ＥＤＣ
回路３には、今回のリフレッシュアドレスから読み出さ
れたデータと、前回の読出しアクセス時に保持された別
のアドレスデータのチェックビットとが組合わされて与
えられることとなる。従って、ＥＤＣ回路３の機能が正
常であれば、エラーが検出され、訂正が可能であればラ
ッチされているチェックビットに従いデータが訂正され
、前回のラッチ動作の時にアクセスされたデータと同じ
データが読出される。ＥＤＣ回路の機能が異常であれば
、エラーは出力されないし、データの訂正も行われない
。この様なＥＤＣ回路の機能診断の動作は、リフレッシ
ュ動作中であって、リフレッシュアドレスが第３のレジ
スタ９に保持されているアドレスと一致する場合、第２
のレジスタ８に「０」が書き込まれるまで（クリアされ
るまで）行われる。
【００１１】なお、この実施例において、第１，第２，
第３の各レジスタの内容は、マイクロプロセッサ１から
の外に、外部からＤＲＡＭ部にアクセスするマスター回
路等からも書込みできるように構成すれば、外部マスタ
ー回路からの指示でもＥＤＣ回路の機能診断を行うこと
ができる。
第３の各レジスタの内容は、マイクロプロセッサ１から
の外に、外部からＤＲＡＭ部にアクセスするマスター回
路等からも書込みできるように構成すれば、外部マスタ
ー回路からの指示でもＥＤＣ回路の機能診断を行うこと
ができる。
【００１２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＤＲＡＭのリフレッシュ動作時を利用してＥＤＣ
回路の機能診断を行うことができるもので、パフォーマ
ンスおよび信頼性の高いメモリ装置が実現できる。
れば、ＤＲＡＭのリフレッシュ動作時を利用してＥＤＣ
回路の機能診断を行うことができるもので、パフォーマ
ンスおよび信頼性の高いメモリ装置が実現できる。
【図１】本発明の一実施例を示す構成ブロック図である
。
。
１ マイクロプロセッサ（ＣＰＵ）
２ ＤＲＡＭ部
３ 誤り検出訂正回路（ＥＤＣ回路）４ ＤＲＡＭ
コントローラ ５ ラッチ手段 ６ マルチプレクサ ７，８，９ レジスタ １０ コンパレータ
コントローラ ５ ラッチ手段 ６ マルチプレクサ ７，８，９ レジスタ １０ コンパレータ
Claims (1)
- 【請求項１】マイクロプロセッサと、このマイクロプロ
セッサによってアクセスされるエラー・コレクティング
・コード化構成のダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）部とを備えたメモリ装置であって、
ＤＲＡＭ部への書込みデータを入力し当該書込みデータ
からチェックビットを作成し、そのチェックビットをＤ
ＲＡＭ部に書込むと共に、ＤＲＡＭ部から読み出された
データおよびチェックビットを入力し、誤り検出を行う
と共に可能であれば誤りを訂正する誤り検出訂正手段と
、前記ＤＲＡＭ部に順次アドレス信号を与え該当のアド
レスから読出したデータに対して前記ＥＤＣ回路により
エラー検出と訂正を行い、訂正されたデータをＤＲＡＭ
部の同じアドレスに再書込みしてリフレッシュ動作を行
うＤＲＡＭコントローラと、ＤＲＡＭ部から読出された
チェックビットを保持するラッチ手段と、マイクロプロ
セッサから出力されるＥＤＣ回路の機能診断を行うアド
レス信号を保持するレジスタ手段と、このレジスタから
の信号とマイクロプロセッサから出力されるアドレス信
号との一致を検出するコンパレータと、通常のアクセス
動作モード及びリフレッシュ動作モードにおいては、メ
モリ部から読出されたチェックビットを選択し、リフレ
ッシュ動作モードであって前記コンパレータから一致信
号が出力されたとき、ラッチ手段が保持しているチェッ
クビットを選択しそれを前記誤り検出訂正手段に与える
マルチプレクサとを備えたことを特徴とするメモリ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114667A JPH04343154A (ja) | 1991-05-20 | 1991-05-20 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114667A JPH04343154A (ja) | 1991-05-20 | 1991-05-20 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343154A true JPH04343154A (ja) | 1992-11-30 |
Family
ID=14643580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114667A Pending JPH04343154A (ja) | 1991-05-20 | 1991-05-20 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007096997A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | メモリ制御装置およびメモリ制御方法 |
-
1991
- 1991-05-20 JP JP3114667A patent/JPH04343154A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007096997A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | メモリ制御装置およびメモリ制御方法 |
| US8140940B2 (en) | 2006-02-24 | 2012-03-20 | Fujitsu Limited | Method and apparatus for controlling memory |
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