JPH04132976A - テストモード発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［Ｍ集土の利用分野］ この発明は、ＬＳＩをテストする際のテストモードを設
定するためのテストモード発生回路に関し、特に多Ｍ＠
のテストモードの設定を行うためのテストモード発生回
路に関する。

［従来の技術］ 近年、ＬＳＩの集積密度の向上に伴って最終検査工程で
行われるテストも、例えば機能ブロック毎に行われたり
、テストパターンの性質を種々変更して行われるという
ように、益々多岐にわたるようになってきた。このよう
な多種類のテストモードを備えたＬＳＩでは、テストモ
ードをＬＳＩの外部から指定するための外部端子を必要
とする。

［発明が解決しようとする課題］ しかしながら、限られた外部端子の中に、通常動作状態
では使用されないテストモード指定用の端子を設けるこ
とは、ＬＳＩパッケージの大型化によるコストアップを
招くという点で望ましくない。特に、テストモードの種
類が増えると、テストモードの指定に必要な外部端子の
数も増大するため、ＬＳＩパッケージが益々大型化する
という問題点がある。

そこで、ＣＰＵインタフェース用のデータ端子及びアド
レス端子等を介して、ＬＳＩ内部に設けられた専用のテ
ストレジスタに、外部からテストモードの種類を特定す
るデータを書込むことにより、テストモードの設定を行
うようにしたものも知られている。

しかしながら、このテストモードの設定方法では、ＣＰ
Ｕインタフェース用のデータ端子及びアドレス端子等を
持たないＬＳＩには適用することができない。また、こ
のようなＬＳＩにおいても、やはり専用のテストレジス
タへの書き込みを指定するための外部端子が必要となる
点には変わりがなく、やはりテストモード指定用に外部
端子が最低１つ必要になる。

この発明は、このような問題点を解決するためになされ
たもので、テスト用の外部端子を全く必要とせず、しか
も多数のテストモードを指定することが可能なテストモ
ード発生回路を提供することを目的とする。

［課題を解決するための手段］ この発明によるテストモード回路は、特定の外部入力端
子から入力される直列データを並列データに変換する直
並列変換手段と、前記並列データに通常動作時には表れ
ない特定パターンが含まれていることを検出するテスト
モード検出手段と、このテストモード検出手段で前記特
定パターンが検出された際の前記並列データのパターン
に応じてテストモードを設定するテストモード設定手段
とを備えたことを特徴とする。

［作用コ この発明によれば、特定の外部入力端子を介して直列入
力されたデータに特定パターンが含まれていると、テス
トモード検出手段がこれを検出する。ここで前記特定パ
ターンは、通常動作時では現われないパターンであるた
め、通常動作時においてテストモードが検出されること
はない。このため、テストモードの指定に使用される上
記特定の外部入力端子を、通常動作で使用される外部入
力端子と共用することができる。

また、この発明によれば、前記特定パターンが検出され
、たときの前記直並列変換手段の出力である並列データ
のパターンを利用してテストモードが設定される。前記
パターンは、直列データによって外部から与えられるも
のであるため、テストモードを指定するのに必要なビッ
ト数が何ビットであっても、必要とする外部端子は１つ
で足りる。

このように、この発明においては、テストモードを指定
するのに外部端子は１つしか必要とせず、しかもこの外
部端子は通常動作で使用される外部端子と共用すること
ができるので、結局、テストモードの指定のために、特
別に外部端子を１つも追加することなしに、多数のテス
トモードの指定を行うことが可能になる。

［実施例コ 以下、添付の図面を参照しながら、この発明の詳細な説
明する。

第１図は、この発明の実施例に係るテストモード発生回
路を内蔵したＬＳＩを示すブロック図である。

即ち、ＬＳｌｌは、本来のＬＳＩＩの機能部である論理
回路２と、テストモードを指定するテストモード発生回
路３とを内蔵している。また、ＬＳＩＩには、外部入力
端子４が設けられており、この外部入力端子４から、入
力バッファ５を介して論理回路２とテストモード発生回
路３とに直列データである入力データＤＩＮが供給され
ている。

テストモード発生回路３は、次のように構成されている
。

即ち、外部入力端子４及び入力バッファ５を介してシリ
アルに入力される入力データＤｔＮは、縦続接続された
８つの１クロック遅延回路１１〜１８のうちの初段の遅
延回路１１に入力されている。

遅延回路１１〜１８は、直並列変換手段を構成するもの
で、マスタクロックφ。を１／２分周した分周クロック
φ。に同期して、入力データＤＩＮを遅延回路１１側か
ら遅延回路１８側へ順次シフトしていく。

初段の遅延回路１１の出力り、は、第１の立上り微分器
２１に入力されている。また、最終段の遅延回路１８の
出力Ｄ８は、第２の立上り微分器２２に入力されている
。これらの微分器２１，２２は、マスタクロックφ。に
同期して入力データＤｘｓの立上りを検出する。立上り
微分器２１，２２からの立上り検出出力ＤＩＦ、、ＤＩ
Ｆ２は、ＡＮＤゲート２４に入力されており、このＡＮ
Ｄゲート２４の出力が後述するスタティックのラッチ回
路２３のセット信号ＳＥＴとして、セット端子Ｓに供給
されている。これらの微分器２１，２２及びＡＮＤゲー
トはテストモード検出手段を構成する。

また、３〜６段目の遅延回路１３，１４，１５゜１６の
各出力Ｄ３．Ｄ、、Ｄｅｌ、Ｄ、は、スタティック・ラ
ッチ回路２３に入力されている。スタティック・ラッチ
回路２３のセット端子Ｓには、ＡＮＤゲート２４の出力
であるセット信号ＳＥＴが供給されている。また、スタ
ティック−ラッチ回路２３のリセット端子Ｒには、イニ
シャル・クリア信号ＩＣが供給されている。

スタティック・ラッチ回路２３から出力される４ピツト
のデータは、テストモードデータＤＡｔＤＢ、Ｄｏ、Ｄ
Ｄとして、デコーダ２５に入力されている。デコーダ２
５は、入力されたテストモードデータＤＡ、Ｄ８．Ｄｏ
、ＤＤをデコードして、テストフラグＴ。−Ｔ１５のう
ちのいずれか１つをアクティブにする。この場合、デコ
ーダ２５への入力データが４ビツトであるから、指定可
能なテストモードフラグ数は１６となる。また、ＡＮＤ
ゲート２４から出力されるセット信号ＳＥＴは、セット
・リセット−フリップフロップ（以下、５Ｒ−ＦＦと略
記する）２６のセット端子Ｓに入力されており、この５
Ｒ−ＦＦ２６の出力がイネーブル信号ＥＮとして、デコ
ーダ２５のアウトプット・イネーブル端子ＯＥに供給さ
れている。また、５Ｒ−ＦＦ２Ｂのリセット端子Ｒには
、イニシャル・クリア信号ＩＣが供給されている。そし
て、これらスタティック・ラッチ回路２３、デコーダ２
５及び５Ｒ−ＦＦ２６でテストモード設定手段が構成さ
れている。

次に、このように構成されたＬＳＩＩの動作を説明する
。

第２図はテストモード時、第３図は通常動作時のＬＳＩ
Ｉの動作を夫々示す波形図である。

第２図に示すテストモード時においては、入力データＤ
ＩＮのデータ入力周期ＴＴは、通常動作時の１／２の周
期、即ち、マスタクロックφ０の周期の２倍、分周クロ
ックφ６の周期と同一周期に設定される。そして、テス
トモードを指定する場合には、入力データＤｔｓとして
、７分周クロックおいて立上りエツジが連続するパター
ンをテストモード検出のための特定パターンとして含ま
せると共に、これらのエツジのうち、先行するエツジに
対して２分周クロック分遅れたタイミングから同じく６
分周クロック分遅れたタイミングまでの期間に入力され
る４つの１ビットデータＤ、Ｃ。

Ｂ、Ａを、テストモードの種類を特定するデータとして
含ませる。

このようなパターンを含む入力データＤＩＮが入力され
ると、入力データＤＩＮの最初の立上りエツジが８分周
クロック分遅延され遅延回路１８からの出力データＤ８
として出力された時点で、遅延回路１１から出力される
出力データＤ１も立上る。

このため、立上り微分器２１．２２からの立上り検出出
力ＤＩＦＩ、ＤＩＦ２が同時に立上り、ＡＮＤゲート２
４からのセット信号ＳＥＴがアクティブになる。

また、この時点では、遅延回路１３，１４，１５．１６
の出力データとして、第２図にＤアで示すデータＡ、Ｂ
、Ｃ，Ｄが出力されるので、これがスタティック・ラッ
チ回路２３にラッチされ、デコーダ２５にその入力デー
タＤＡＩＤＢｔＤｃｓＤｏとして供給されることになる
。また、このとき、５Ｒ−ＦＦ２Ｂは、セット信号ＳＥ
Ｔによってセットされた状態となっているので、デコー
ダ２５は出力イネーブル状態となり、テストフラグＴ０
〜Ｔ’ｔ５のうち、データＤＡ＊ＤＢ＋ＤｃｔＤＤによ
って決定される１つのフラグがアクティブになる。

この結果、アクティブになったテストフラグに応じたテ
ストが実行されることになる。

一方、第３図に示す通常モード時においては、入力デー
タＤＩＮのデータ入力周期ＴＮは、テストモード時の２
倍の周期、即ち、マスタクロックφ。の周期の４倍、分
周クロックφ。の周期の２倍に設定される。このような
データ入力周期Ｔ。

に設定されていると、遅延回路１１の出力Ｄ１の変化点
から遅延回路１８の出力Ｄ８の変化点までの遅延時間が
７分周クロック分であることから、両画力Ｄｔ、Ｄｓの
変化点は、必ず１分周クロック分ずれることになり、両
画力が同時に変化することはない。換言すると、通常動
作時においては、７分周クロックおいて立上りエツジが
連続する前記特定パターンが、入力データＤＩＮに含ま
れることはなく、立上り微分器２１．２２の出力ＤＩＦ
ｌ、ＤＩＦ、が同時に立上ることもない。

従って、通常動作時においては、ＡＮＤゲート２４から
ＳＥＴ信号が出力されることはなく、テストフラグＴ。

−Ｔ　１５がアクティブになることもない。この結果、
テストモード発生回路３は、論理回路２の動作に全く影
響を与えない。

このように、この実施例によるテストモード発生回路３
によれば、テストモードを指定するための外部入力端子
４を通常動作のための入力端子と共用することができ、
しかもテストモード指定時には、シリアル入力された信
号に基づいてテストモードが指定されるので、１つの外
部入力端子から、上記の例では、１６通りのテストモー
ドを指定することができる。

なお、この発明は上述した実施例に限定されるものでは
ない。上記実施例では、テストモード検出手段とテスト
モード設定手段とを別々に設けたが、例えばこれらをま
とめてＲＯＭテーブル等によって実現するようにしても
よい。この場合、ＲＯＭテーブルへの９ビツトの入力デ
ータに、特定パターン“ｏｉ−一−−−ｏｔ”が含まれ
ているときのみ、所定のテストフラグが出力されるよう
にＲＯＭテーブルの内容を決定しておけばよい。

［発明の効果］ 以上述べたように、この発明によれば、テストモードを
指定するデータは直列データによって供給されるので、
外部入力端子は１つしか必要とせず、また、直列データ
に通常動作時では発生しない特定パターンが含まれてい
るときのみテストモードの設定がなされるので、テスト
モードの指定のための外部端子と通常使用される外部端
子とを供用することができる。したがって、この発明に
よれば、テストモードの指定のために、特別に外部端子
を１つも追加することなしに、多数のテストモードの指
定を行うことが可能になるという効果を奏する。

【図面の簡単な説明】

第１図はこの発明の実施例のテストモード発生回路を有
するＬＳＩのブロック図、第２図は同テストモード発生
回路のテストモード時の動作を示す波形図、第３図は同
テストモード発生回路の通常動作時の動作を示す波形図
である。 １；ＬＳＩ、２；論理回路、３；テストモード発生回路
、４；外部入力端子、５；入力バッファ、１１〜１８；
１クロック遅延回路、２１，２２；立上がり微分器、２
３；スタティック・ラッチ回路、２４；ＡＮＤゲート、
２５；デコーダ、２６；５Ｒ−ＦＦ −４′／

Claims (1)

【特許請求の範囲】
1. （１）特定の外部入力端子から入力される直列データを
   並列データに変換する直並列変換手段と、前記並列デー
   タに通常動作時には表れない特定パターンが含まれてい
   ることを検出するテストモード検出手段と、 このテストモード検出手段で前記特定パターンが検出さ
   れた際の前記並列データのパターンに応じてテストモー
   ドを設定するテストモード設定手段と を備えたことを特徴とするテストモード発生回路。