JPH04134552A - システムバス制御方式 - Google Patents
システムバス制御方式Info
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- JPH04134552A JPH04134552A JP2256681A JP25668190A JPH04134552A JP H04134552 A JPH04134552 A JP H04134552A JP 2256681 A JP2256681 A JP 2256681A JP 25668190 A JP25668190 A JP 25668190A JP H04134552 A JPH04134552 A JP H04134552A
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- JP
- Japan
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- bus
- system bus
- line
- signal
- signal lines
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 claims abstract description 19
- 230000007547 defect Effects 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 11
- 238000005265 energy consumption Methods 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサなどを備えた装置のシステ
ムバスの制御方式に関し、特にシステムバスの信顛性を
高めるためのシステムバス制御方式に関するものである
。
ムバスの制御方式に関し、特にシステムバスの信顛性を
高めるためのシステムバス制御方式に関するものである
。
従来、マイクロプロセッサなどを備えた装置で、高い借
問性が要求されるため、故障が発生しても電源を遮断す
ることなく継続して動作を行う必要があるような場合に
は、装置の構成要素を２系統設け、システムバスも二重
化するという方式が取られていた。そのような装置の一
例を第３図に示す。この装置の基本構成要素は主要な制
御・演算を行うメインＣＰＵ、入出力機器の制御を行う
■０プロセッサ、ならびに各制御情報や処理・演算結果
などを蓄積するメモリであるが、これらを２系統とする
ため、メインＣＰＵＡ３，１０プロセッサＡ４．メモリ
Ａ５と、メインＣＰＵＢ６，１０プロセッサＢ７．メモ
リＢ８とが設けられ、これらは二重化されたシステムバ
ス、すなわちシステムバスＡ１とシステムバスＢ２とに
それぞれ接続されている。各構成要素３〜８には、第４
図に示すように、バスセレクタ９が設けられ、各要素内
のシステムバスに接続すべき信号線をシステムバスＡ１
かシステムバスＢ２のいずれかに接続するようになって
いる。そしてシステムバスＡ１を使用している状態で、
システムバスＡ１を構成する１本あるいは複数の信号線
に障害が発生した場合には、パスセレクタ９により使用
するシステムバスをシステムバスＢ２に切り替える。
問性が要求されるため、故障が発生しても電源を遮断す
ることなく継続して動作を行う必要があるような場合に
は、装置の構成要素を２系統設け、システムバスも二重
化するという方式が取られていた。そのような装置の一
例を第３図に示す。この装置の基本構成要素は主要な制
御・演算を行うメインＣＰＵ、入出力機器の制御を行う
■０プロセッサ、ならびに各制御情報や処理・演算結果
などを蓄積するメモリであるが、これらを２系統とする
ため、メインＣＰＵＡ３，１０プロセッサＡ４．メモリ
Ａ５と、メインＣＰＵＢ６，１０プロセッサＢ７．メモ
リＢ８とが設けられ、これらは二重化されたシステムバ
ス、すなわちシステムバスＡ１とシステムバスＢ２とに
それぞれ接続されている。各構成要素３〜８には、第４
図に示すように、バスセレクタ９が設けられ、各要素内
のシステムバスに接続すべき信号線をシステムバスＡ１
かシステムバスＢ２のいずれかに接続するようになって
いる。そしてシステムバスＡ１を使用している状態で、
システムバスＡ１を構成する１本あるいは複数の信号線
に障害が発生した場合には、パスセレクタ９により使用
するシステムバスをシステムバスＢ２に切り替える。
なお、システムセレクタ９の出力段には、システムバス
Ａ１をドライブするためのドライブ回路とシステムバス
Ｂ２をドライブするためのドライブ回路とが設けられて
いる。また、各構成要素は通常、プリント配線ボードに
部品を実装して構成され、システムバスにはボードに設
けた接続端子により接続される。
Ａ１をドライブするためのドライブ回路とシステムバス
Ｂ２をドライブするためのドライブ回路とが設けられて
いる。また、各構成要素は通常、プリント配線ボードに
部品を実装して構成され、システムバスにはボードに設
けた接続端子により接続される。
このように従来の方式の装置では、単に２つのシステム
バスを設けて装置の信頼性を向上させているため、次の
ような欠点があった。
バスを設けて装置の信頼性を向上させているため、次の
ような欠点があった。
（１）システムバスを構成する信号線の数は全体で２倍
となり、装置の小型化に不利である。
となり、装置の小型化に不利である。
（２）各構成要素をシステムバスに接続するための端子
の数が２倍となるので、装置の小型化に不利であり、ま
た信頼性が低下する。
の数が２倍となるので、装置の小型化に不利であり、ま
た信頼性が低下する。
（３）システムバスをドライブするための回路が２倍と
なるので、消費電力が増大し、さらに消費電力の大きい
部分であるため、ＬＳＩ化が難しく、装置の小型化に不
利である。
なるので、消費電力が増大し、さらに消費電力の大きい
部分であるため、ＬＳＩ化が難しく、装置の小型化に不
利である。
本発明の目的は、このような欠点を除去し、装置の小型
化、信頼性の向上、ならびに低消費電力化を可能とする
システムバス制御方式を提供することにある。
化、信頼性の向上、ならびに低消費電力化を可能とする
システムバス制御方式を提供することにある。
本発明は、ＣＰＵを含む複数の装置を接続するシステム
バスの制御方式において、 前記複数の装置を接続するバス切替制御通信線と、 前記システムバスの不良を検出して所定の制御信号を前
記バス切替制御通信線に出力するバス不良検出手段と、 前記システムバスを構成する信号線の数より少ない数の
信号線で構成された補助バス線と、前記装置のそれぞれ
に装備し、前記システムバスを構成する信号線に接続す
べき前記装置内の信号線と前記補助バス線を構成する信
号線とを、前記バス切替制御通信線を通じて与えられる
前記制御信号にもとづいて接続する信号線切替回路とを
設けることを特徴とする。
バスの制御方式において、 前記複数の装置を接続するバス切替制御通信線と、 前記システムバスの不良を検出して所定の制御信号を前
記バス切替制御通信線に出力するバス不良検出手段と、 前記システムバスを構成する信号線の数より少ない数の
信号線で構成された補助バス線と、前記装置のそれぞれ
に装備し、前記システムバスを構成する信号線に接続す
べき前記装置内の信号線と前記補助バス線を構成する信
号線とを、前記バス切替制御通信線を通じて与えられる
前記制御信号にもとづいて接続する信号線切替回路とを
設けることを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のシステムバス制御方式にもとづいて構
成した装置の一実施例を示すブロック図である。この装
置の基本構成要素は、主要な制御・演算を行うメインＣ
ＰＵ、入出力機器の制御を行う■０プロセッサ、ならび
に各制御情報や処理・演算結果などを蓄積するメモリで
あるが、これれを２系統とするため、メインＣＰＵＡ１
３、Ｉ０プロセッサＡ１４、メモリＡ１５と、メインＣ
ＰＵＢ１６、ＩＯプロセッサＢ１７、メモリ８１Ｂとが
設けられている。そしてこれらの構成要素１３〜１８は
、アドレス線、データ線、制御線などで構成されたシス
テムバスＡ１にそれぞれ接続されている。なお、システ
ムバスＡは第３図に示したシステムバスＡと同じもので
あるため同一の番号を付した。この装置はさらに、シス
テムバスＡ１を構成する信号線の数より少ない数の信号
線で構成された補助バス線ｌＯと、バス切替制御通信線
１１とを備え、各構成要素１３〜１８はこれら補助バス
線１０と制御通信線１１とにそれぞれ接続されている。
成した装置の一実施例を示すブロック図である。この装
置の基本構成要素は、主要な制御・演算を行うメインＣ
ＰＵ、入出力機器の制御を行う■０プロセッサ、ならび
に各制御情報や処理・演算結果などを蓄積するメモリで
あるが、これれを２系統とするため、メインＣＰＵＡ１
３、Ｉ０プロセッサＡ１４、メモリＡ１５と、メインＣ
ＰＵＢ１６、ＩＯプロセッサＢ１７、メモリ８１Ｂとが
設けられている。そしてこれらの構成要素１３〜１８は
、アドレス線、データ線、制御線などで構成されたシス
テムバスＡ１にそれぞれ接続されている。なお、システ
ムバスＡは第３図に示したシステムバスＡと同じもので
あるため同一の番号を付した。この装置はさらに、シス
テムバスＡ１を構成する信号線の数より少ない数の信号
線で構成された補助バス線ｌＯと、バス切替制御通信線
１１とを備え、各構成要素１３〜１８はこれら補助バス
線１０と制御通信線１１とにそれぞれ接続されている。
バス不良検出回路１２は、システムバスＡ１、バス切替
制御通信線１１、ならびに補助バス線１０に接続され、
メインＣＰＵＡ、Ｂ１３．１６のいずれかと、あるいは
１０プロセッサＡＳＢ１４．１７のいずれかと共にシス
テムバスＡ１の不良箇所を検出し、システムバスＡ１の
切り替えるべき信号線を特定して、制御信号を制御通信
線１１に出力する。
制御通信線１１、ならびに補助バス線１０に接続され、
メインＣＰＵＡ、Ｂ１３．１６のいずれかと、あるいは
１０プロセッサＡＳＢ１４．１７のいずれかと共にシス
テムバスＡ１の不良箇所を検出し、システムバスＡ１の
切り替えるべき信号線を特定して、制御信号を制御通信
線１１に出力する。
各構成要素１３〜１８には、第２図に示すように、それ
ぞれバッファ回路１９と信号線切替回路２０とが設けら
れている。バッファ回路１９は各構成要素内のシステム
バスＡ１と接続すべき信号線とシステムバスＡ１とを接
続しており、システムバスＡ１から信号線切替回路２０
への影響を除去するために設けられている。信号線切替
回路２０は、バス不良検出回路１２よりバス切替制御通
信線１１を通じて与えられる制御信号にもとづいて、シ
ステムバスＡ１の不良信号線に接続されている各構成要
素内の信号線を補助バス線１０の信号線に接続する。
ぞれバッファ回路１９と信号線切替回路２０とが設けら
れている。バッファ回路１９は各構成要素内のシステム
バスＡ１と接続すべき信号線とシステムバスＡ１とを接
続しており、システムバスＡ１から信号線切替回路２０
への影響を除去するために設けられている。信号線切替
回路２０は、バス不良検出回路１２よりバス切替制御通
信線１１を通じて与えられる制御信号にもとづいて、シ
ステムバスＡ１の不良信号線に接続されている各構成要
素内の信号線を補助バス線１０の信号線に接続する。
次に動作を説明する。バス不良検出回路１２はメインＣ
ＰＵＡ、Ｂ１３，１６のいずれかと、あるいは１０７”
０−ｆｒツサＡ、 Ｂ１４．１７のいずれがと共にシス
テムバスＡ１の不良箇所の検出を常時行い、不良を検出
し、システムバスＡ１の切り替えるべき信号線を特定す
ると、制御信号を制御通信線１１に出力する。各構成要
素１３〜１Ｂの信号線切替回路２゜は、この制御信号を
受は取ると、指定されたシステムバスＡ１の不良信号線
に接続されている各構成要素内の信号線を補助バス線１
０の信号線に接続する。その結果、各構成要素は障害の
発生したシステムバスＡ１の信号線の代わりに、新たに
接続された補助バス線１０の信号線を通じて信号の授受
を行うことができ、装置は正常な動作が可能となる。
ＰＵＡ、Ｂ１３，１６のいずれかと、あるいは１０７”
０−ｆｒツサＡ、 Ｂ１４．１７のいずれがと共にシス
テムバスＡ１の不良箇所の検出を常時行い、不良を検出
し、システムバスＡ１の切り替えるべき信号線を特定す
ると、制御信号を制御通信線１１に出力する。各構成要
素１３〜１Ｂの信号線切替回路２゜は、この制御信号を
受は取ると、指定されたシステムバスＡ１の不良信号線
に接続されている各構成要素内の信号線を補助バス線１
０の信号線に接続する。その結果、各構成要素は障害の
発生したシステムバスＡ１の信号線の代わりに、新たに
接続された補助バス線１０の信号線を通じて信号の授受
を行うことができ、装置は正常な動作が可能となる。
なお、システムバスに障害が発生する場合には、システ
ムバスを構成する信号線のすべてが同時に故障すること
は極めて稀で、システムバスを構成する信号線の一部が
故障するのが大部分である。
ムバスを構成する信号線のすべてが同時に故障すること
は極めて稀で、システムバスを構成する信号線の一部が
故障するのが大部分である。
また、各信号線の故障は、システムバスと各装置とのイ
ンターフェース部の故障が原因となる場合が多い。その
ため補助バス線を構成する信号線の数をシステムバスの
信号線の数より少なくすることができる。そして補助バ
ス線を構成する信号線の数は、システムバスの信顛度を
予想して決め、信顛度が高いと思われるときは少なくて
よく、逆に信軽度が低いと思われるときは多くする必要
がある。
ンターフェース部の故障が原因となる場合が多い。その
ため補助バス線を構成する信号線の数をシステムバスの
信号線の数より少なくすることができる。そして補助バ
ス線を構成する信号線の数は、システムバスの信顛度を
予想して決め、信顛度が高いと思われるときは少なくて
よく、逆に信軽度が低いと思われるときは多くする必要
がある。
また、システムバスを補助バス線に切り替える場合、シ
ステムバスの信号線をブロック化しておき、信号線に障
害が発生するとその信号線を含むブロックの信号線をす
べて切り替えるようにすることも可能である。その場合
には、装置の構成が簡素となるので、装置の小型化、低
消費電力化、および各構成要素とシステムバスとを接続
する端子の数の点で有利となる。ただし信鯨性の点では
、本実施例のように故障した信号線ごとに切り替える方
法が最も優れている。
ステムバスの信号線をブロック化しておき、信号線に障
害が発生するとその信号線を含むブロックの信号線をす
べて切り替えるようにすることも可能である。その場合
には、装置の構成が簡素となるので、装置の小型化、低
消費電力化、および各構成要素とシステムバスとを接続
する端子の数の点で有利となる。ただし信鯨性の点では
、本実施例のように故障した信号線ごとに切り替える方
法が最も優れている。
以上説明したように本発明は、ＣＰＵを含む複数の装置
を接続するシステムバスの制御方式において、複数の装
置を接続するバス切替制御通信線と、システムバスの不
良を検出して所定の制御信号を前記バス切替制御通信線
に出力するバス不良検出手段と、システムバスを構成す
る信号線の数より少ない数の信号線で構成された補助バ
ス線と、装置のそれぞれに装備し、システムバスを構成
する信号線に接続すべき装置内の信号線と補助バス線を
構成する信号線とを、バス切替制御通信線を通じて与え
られる制御信号にもとづいて接続する信号線切替回路と
を設けている。
を接続するシステムバスの制御方式において、複数の装
置を接続するバス切替制御通信線と、システムバスの不
良を検出して所定の制御信号を前記バス切替制御通信線
に出力するバス不良検出手段と、システムバスを構成す
る信号線の数より少ない数の信号線で構成された補助バ
ス線と、装置のそれぞれに装備し、システムバスを構成
する信号線に接続すべき装置内の信号線と補助バス線を
構成する信号線とを、バス切替制御通信線を通じて与え
られる制御信号にもとづいて接続する信号線切替回路と
を設けている。
したがって本発明により、
（１）補助バス線も含めシステムバスを構成する信号線
の数を低減でき、装置の小型化が可能となる。
の数を低減でき、装置の小型化が可能となる。
（２）各構成要素をシステムバスに接続するための端子
の数を低減できるので、装置の小型化が可能となり、ま
た信頼性が向上する。
の数を低減できるので、装置の小型化が可能となり、ま
た信頼性が向上する。
（３）システムバスをドライブするための回路を縮小で
きるので、消費電力を低減でき、さらに消費電力の大き
い部分であるため、その縮小によってＬＳＩ化が容易と
なり、装置の小型化を行い易くなる。
きるので、消費電力を低減でき、さらに消費電力の大き
い部分であるため、その縮小によってＬＳＩ化が容易と
なり、装置の小型化を行い易くなる。
第１図は本発明によるシステムバス制？Ｈ方式ニもとづ
いて構成した装置の一例を示すブロック図、第２図は従
来のシステムバス制御方式にもとづいて構成した装置の
一例を示すブロック図、第３図および第４図は従来技術
を示すブロック図である。 １・・・・・システムバスＡ １０・ １１・ １２・ １３・ １４・ １５・ １６・ １７・ １８・ １９・ ２０・ ・補助バス線 ・バス切替制御通信線 ・バス不良検出回路 ・メインＣＰＵＡ ・１０プロセツサＡ ・メモリＡ ・メインＣＰＵＢ ・１０プロセツサＢ ・メモリＢ ・バッファ回路 ・信号線切替回路
いて構成した装置の一例を示すブロック図、第２図は従
来のシステムバス制御方式にもとづいて構成した装置の
一例を示すブロック図、第３図および第４図は従来技術
を示すブロック図である。 １・・・・・システムバスＡ １０・ １１・ １２・ １３・ １４・ １５・ １６・ １７・ １８・ １９・ ２０・ ・補助バス線 ・バス切替制御通信線 ・バス不良検出回路 ・メインＣＰＵＡ ・１０プロセツサＡ ・メモリＡ ・メインＣＰＵＢ ・１０プロセツサＢ ・メモリＢ ・バッファ回路 ・信号線切替回路
Claims (1)
- （１）ＣＰＵを含む複数の装置を接続するシステムバス
の制御方式において、 前記複数の装置を接続するバス切替制御通信線と、 前記システムバスの不良を検出して所定の制御信号を前
記バス切替制御通信線に出力するバス不良検出手段と、 前記システムバスを構成する信号線の数より少ない数の
信号線で構成された補助バス線と、前記装置のそれぞれ
に装備し、前記システムバスを構成する信号線に接続す
べき前記装置内の信号線と前記補助バス線を構成する信
号線とを、前記バス切替制御通信線を通じて与えられる
前記制御信号にもとづいて接続する信号線切替回路とを
設けることを特徴とするシステムバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256681A JPH04134552A (ja) | 1990-09-26 | 1990-09-26 | システムバス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256681A JPH04134552A (ja) | 1990-09-26 | 1990-09-26 | システムバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04134552A true JPH04134552A (ja) | 1992-05-08 |
Family
ID=17295995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2256681A Pending JPH04134552A (ja) | 1990-09-26 | 1990-09-26 | システムバス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04134552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448709B1 (ko) * | 2001-11-29 | 2004-09-13 | 삼성전자주식회사 | 데이터 버스 시스템 및 그 제어방법 |
-
1990
- 1990-09-26 JP JP2256681A patent/JPH04134552A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448709B1 (ko) * | 2001-11-29 | 2004-09-13 | 삼성전자주식회사 | 데이터 버스 시스템 및 그 제어방법 |
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