JPH041374B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロコンピユータ間の二重化共
有メモリ制御方法に係り、特に他のコンピユータ
により共有メモリを用いてオンライン処理が行な
われている時に、そのオンライン処理のための記
憶内容を利用し、かつその記憶内容をこわすこと
なくあるコンピユータによるデバツグを容易に行
えるようにした、二重化共有メモリ制御方法に関
する。

第１図は、本発明の前提となるマルチコンピユ
ータシステムの構成例を示す。二重化共有メモリ
１Ａ，１の各々は、メモリ本体５と、メモリ制御
装置６と、接続CPU台数分のCPU接続機構７と
から構成され、メモリ制御装置６はメモリ本体５
の読み書きの制御、及びCPU接続機構７からの
要求を選択して受付け順に処理する機能を有す
る。CPU接続機構７は、共有メモリとCPU間の
インターフエイス１３を介して、CPU２Ａ又は
２Ｂに接続される。CPU２Ａ（CPU２Ｂも同じ）
は、共有メモリ接続機構８と、処理装置９と、入
出力バス１４と入出力チヤネル１０とから構成さ
れる。共有メモリ接続機構８は、２本の共有メモ
リとCPU間のインターフエイス１３を介して、
二重化された各々の共有メモリ１Ａ，１Ｂに接続
され、処理装置９からの共有メモリアクセス要求
を両方の共有メモリに伝え、どちらかの共有メモ
リから正常なデータが得られればそれを処理装置
９に返送する。処置装置９は、プログラムを記
憶、解読、実行する機能を有し、そのプログラム
に従い共有メモリへのアクセスや入出力機器の制
御を行う。入出力チヤネル１０は、入出力バス１
４に１台もしくは複数台接続され、処理装置９と
入出力機器との間のデータ転送を制御する。ま
た、CPU間の共有入出力機器４を接続するため、
共有入出力バス装置３が用意されている。共有入
出力バス装置３は、共有入出力バス１６と、それ
を制御するバス制御装置１２と、該バスにCPU
台数分接続され、CPUと共有バス間のインター
フエイス１５を介してCPUの入出力チヤネル１
０とデータ転送を行うCPU接続機構１１と、該
バスに接続され共有バスと入出力機器間のインタ
ーフエイス１８を介して共有入出力機器４とデー
タ転送を行う入出力チヤネル１７とから構成され
る。

以上のようなマルチコンピユータシステムにお
いて、あるCPUではオンライン運転をしながら、
他のCPUでプログラムの改造、デバツグを行い
たいというニーズがある。しかし、改造するプロ
グラムも共有メモリを使用するため、誤つてオン
ラインCPUの使用しているエリアをこわしてし
まうとオンライン運転がストツプしてしまう。こ
のため、従来からオンライン運転をストツプさせ
る危険性がなく、共有メモリを使用してのプログ
ラムデバツグを行うための、次のような方法が用
いられていた。

共有メモリ１Ａ，１Ｂの各々に、そのメモリが
オンラインモードであるかデバツグモード（これ
らをフアンクシヨンモードという）であるかをそ
れ自身で記憶する手段と、CPUからのあるメモ
リアクセスがオンラインアクセスがデバツグアク
セス（これらをアクセスモードという）かを判定
し、共有メモリのフアンクシヨンモードとCPU
からのアクセスモードが一致した時のみアクセス
を許可する手段とを有せしめ、一方、共有メモリ
接続機構８またはCPU接続機構７に、そのCPU
からのアクセスモードを記憶する手段と、それを
メモリアクセス情報として共有メモリへ伝える手
段とを有せしめる。そして、一方の共有メモリを
オンラインモード、他方の共有メモリをデバツグ
モードとし、かつ、オンライン運転のCPUをオ
ンラインアクセス、デバツグ運転のCPUをデバ
ツグアクセスとすることにより、二重化共有メモ
リの片方をオンラインCPU専用、他方をデバツ
グCPU専用と分離し、デバツグCPUのプログラ
ムミスにより、オンラインCPU側の共有メモリ
がこわされる危険性をなくする。

しかし、この従来例には、２つの欠点がある。
一つは、デバツグ運転とはいつても、共有入出力
機器４を使用したり、オンラインCPUダウン時
バツクアツプを可能としたい。ところがこのため
には、オペレーテイングシステムプログラムが、
共有メモリ上の、入出力機器管理情報や運転モー
ド情報を共通に扱うことによつて可能であり、オ
ンラインCPUと、デバツグCPUで共有メモリが
完全に分離化された従来例では、実現困難であ
る。また、もう一つの欠点としては、デバツグプ
ログラムがオンライン運転の情報を見ることがで
きないことである。プラント制御の場合には、そ
のプログラムを一部改造し、それをデバツグする
とき、オンラインCPUが共有メモリ上に作るプ
ラントからの入力情報を元に、制御プログラムが
正しく追随できるかどうかを確めたいが、従来例
では実現困難である。

本発明の目的は、この従来例の欠点をなくし、
二重化メモリの片方をデバツグCPUに使用させ
ながら、入出力機器管理情報等の、オペレーテイ
ングシステムの使用する情報のオンラインCPU、
デバツグCPU間の共用化と、デバツグCPUから
のオンライン運転データののぞき見を容易に実現
できる、二重化共有メモリ制御方法を提供するに
ある。

本発明は、共有メモリ内に、従来例の機能に加
えて、特定のアドレスエリアを設定可能とし、そ
のアドレスエリア内であればいずれのアクセスモ
ードでもアクセス可能とし、特定のアドレスエリ
ア外であれば共有メモリのフアンクシヨンモード
とアクセスモードが一致したときのみアクセス可
能とし、一方各CPU対応に、そのCPUの用いる
アドレスを複数個アドレス群に分割して該アドレ
ス群毎にアクセスモードを設定可能とし、この設
定されたアクセスモードで共有メモリをアクセス
するようにしたことを特徴としており、更に、上
記のCPU毎のアドレス群の各々に対して共有メ
モリへの書込み禁止情報を設定可能として、間違
つた共有メモリへの書込みを自動的に検出し、防
止するようにしたことを特徴とするものである。

以下、本発明を実施例によつて詳細に説明す
る。発明の実施例の全体構成図は、従来例の構成
図である第１図と同一である。以下説明する本発
明の実施例において第１図の中で従来例と異なる
機能を有するのは、共有メモリ接続機構８とメモ
リ制御装置６である。他の機構は従来例と同様で
ある。

第２図は、共有メモリ接続機構８の構成例を示
したものである。処理装置９から送出される仮想
アドレス２１はアドレス変換装置２６に入力され
る。仮想アドレスはプログラムから見たアドレス
のことをいう。アドレス変換装置２６により、本
アドレスは物理アドレス３１に変換される。物理
アドレスとは実際のメモリ装置に対応したアドレ
スのことをいう。また、該装置２６により該当仮
想アドレスに対応した、デバツグフアンクシヨン
信号３０、書込み禁止信号３９と、アドレス変換
有効信号４０が出力される。デバツグフアンクシ
ヨン信号３０とは、本信号が１のときそのアクセ
スはデバツグアクセス、本信号が０のときそのア
クセスはオンラインアクセスであることを示す。
物理アドレス３１、デバダツグフアンクシヨン信
号３０は、二重化された共有メモリ１Ａ，１Ｂの
各各へ出力される。処理装置９より送出される書
込みデータ２２は、そのまま、二重化された共有
メモリ１Ａ，１Ｂの各々へ出力される。二重化メ
モリの各々より出力された読出データ３２，３３
はデータ選択装置２７に入力され、そのいずれか
が選択されて、処理装置９へ、読出しデータ２３
として出力される。共有メモリ制御機構８の内部
制御装置２８は、処理装置９からの起動信号２４
を受けるとアクセス動作を開始し、書込み禁止信
号３９が０かつアドレス変換有効信号４０が１の
とき、共有メモリ１Ａ，１Ｂの各々へ起動信号３
４を出力し、共有メモリ１Ａ，１Ｂの各々からの
応答信号３５，３７とエラー報告信号３６，３８
を取り込み、エラーのなかつた方を選択するよ
う、読出しデータ選択指定信号２９をデータ選択
装置２７に出力し、処理装置９へ応答信号２５を
出力してそのアクセス動作を終了する。もし、書
込み禁止信号３９が１または、アドレス変換有効
信号４０が０、または共有メモリ１Ａ，１Ｂから
のエラー報告信号３６，３８が両方共１のときは
処理装置９へ応答信号２５を出力するときにエラ
ー報告信号４１を１とする。

第３図は、第２図で説明した共有メモリ接続機
構８内のアドレス変換装置２６の内部構成を示し
たものである。仮想アドレス２１は複数本の信号
からなるが、これを２つに分割し、一方をページ
アドレス５１とし、もう一方をベージ内アドレス
５２と称することとする。全てのページアドレス
５１は有効ビツト５３、デバツグビツト５４、フ
レームアドレス５５、書込み禁止ビツト５６から
なり、これを記憶するメモリを有する。このメモ
リ内容は、プログラムにより初期設定及び途中変
更可能となる。あるページアドレス５１に対応し
てこのメモリからアドレス変換有効信号５７、デ
バツグフアンクシヨン信号５８、フレームアドレ
ス５９書込み禁止信号６０が送出される。これら
は順にアドレス変換有効信号選択装置６５、デバ
ツグフアンクシヨン信号選択装置６６、フレーム
アドレス選択装置６７、書込み禁止信号選択装置
６８の片方の入力に入力される。この選択装置群
の反対側の入力には、順に、アドレス変換不実行
時有効ビツト６２の出力、アドレス変換不実行時
のデバツグビツト６３の出力、ページアドレス５
１、アドレス変換不実行時の書込み禁止ビツト６
４の出力が入力される。アドレス変換実行ビツト
６１が１のとき前者の入力群が選択され、０のと
き後者の入力群が選択される。なお、アドレス変
換不実行時有効ビツト６２、アドレス変換不実行
時のデバツグビツト６３、アドレス変換不実行時
の書込み禁止ビツト６４は、固定または、プログ
ラムにより初期設定可能とする。アドレス変換実
行ビツト６１は初期設定可能な手段を有し、通
常、最初は０で、オペレーテイングシステムプロ
グラムがアドレス変換情報５３〜５６を設定後、
１に書換えられる。前記選択装置群６５〜６８の
出力は、順に、アドレス変換有効信号４０、デバ
ツグフアンクシヨン信号３０、フレームアドレス
６９、書込み禁止信号３９となる。フレームアド
レス６９とページ内アドレス５２は合わされ、物
理アドレス３１となる。

第４図は、CPU接続機構７の構成例を示した
ものである。共有メモリ接続機構８からの起動信
号３４が入力され、それはそのまま、共有メモリ
制御装置６へ選択要求信号７１として出力され
る。共有メモリ制御装置６は、各CPU接続機構
７から出力された該要求信号を監視し、該要求信
号が１となつているCPU接続機構７のいずれか
１つを選択し、その選択した接続機構にのみ、選
択受付信号７２を出力する。選択受付信号７２は
CPU接続機構７に入力される。本信号は、CPU
接続機構７内の全てのゲートの制御入力に接続さ
れ、本信号が１となるとこれらのゲートはオープ
ンとなる。これらのゲートがオープンとなること
により、共有メモリ接続機構８より出力の起動信
号３４、デバツグフアンクシヨン信号３０、物理
アドレス３１、書込みデータ２２は、各々、起動
信号７３、デバツグフアンクシヨン信号７６、物
理アドレス７７、書込みデータ７８として共有メ
モリ制御装置６へ出力され、また、共有メモリ制
御装置６より出力の応答信号７４、エラー報告信
号７５、読出しデータ７９は、各々、応答信号３
５または３７、エラー報告信号３６または３８、
読出しデータ３２または３３として、共有メモリ
接続機構８へ出力される。

第５図は、メモリ制御装置６の構成例を示した
ものである。選択制御装置８０は、各CPU接続
機構からの選択要求信号７１を受付け、該信号が
１となつているCPU接続機構７のいずれか１つ
が選択され（第１図ではｎ＝２）、その機構にの
み選択受付信号７２が送出される。本信号を受け
たCPU接続機構７だけが以下の転送を行うこと
ができる。まずCPU接続機構７より物理アドレ
ス７７、書込みデータ７８、デバツグフアンクシ
ヨン信号７６及び起動信号７３が送出される。物
理アドレス７７、書込みデータ７８はメモリ５へ
送出される。物理アドレス７７とデバツグフアン
クシヨン信号７６はフアンクシヨンチエツク装置
８４に入力され、判定結果が、アクセスエラー信
号９１として出力される。メモリアクセス制御装
置８５はCPU接続機構７からの要求信号７３を
受付け、アクセスエラー信号９１が０ならばメモ
リへの起動信号８６を送出する。メモリ５より読
出しデータ７９及び応答信号８７が出力される
と、読出しデータ７９はそのまま、CPU接続機
構７へ出力され、応答信号８７はメモリアクセス
制御装置８５に入力され、応答信号７４がCPU
接続機構７へ出力される。このとき該アクセスで
エラーがなければCPU接続機構７へのエラー報
告信号７５は０である。また、アクセスエラー信
号９１が１ならばメモリ５への起動信号８６は出
力されず、即時に、エラー報告信号７５を１と
し、応答信号７４がCPU接続機構７へ出力され
る。

第６図は、第５図で説明したメモリ制御装置６
内のフアンクシヨンチエツク装置８４の内部構成
を示したものである。本実施例では、最も簡単な
例として、ある境界の物理アドレス以下がオンラ
インアクセス、デバツグアクセスのいずれでもア
クセス可とし、その境界物理アドレス以上がオン
ラインモードでオンラインアクセスまたはデバツ
グモードでデバツグアクセスのときのみアクセス
可能とする場合について説明する。このフアンク
シヨンチエツク装置８４内には、本発明の特徴と
するデバツグモードビツト１０１と境界レジスタ
１０２を有する。これらは外部からのスイツチま
たはプログラムによつて設定できるものとする。
デバツグモードビツト１０１は共有メモリのフア
ンクシヨンモードを決めるもので、１のときデバ
ツグモード、０のときオンラインモードであるこ
とを示す。デバツグモードビツト１０１の出力と
デバツグフアンクシヨン信号７６とが比較器１０
３にて比較され、不一致、即ちオンラインモード
でデバツグアクセス、またはデバツグモードでオ
ンラインアクセスのとき、比較器１０３の出力で
あるモードフアンクシヨン不一致信号１０５は１
となる。また、境界レジスタ１０２の出力と物理
アドレス８８とが比較器１０４にて比較され、物
理アドレスが境界レジスタの示すアドレスより大
きいとき比較器１０４の出力である境界オーバー
信号１０６は１となる。論理積装置１０７によ
り、モードフアンクシヨン不一致信号１０５が１
かつ境界オーバー信号１０６が１のとき、アクセ
スエラー信号９１が１となる。

以上、第２図〜第６図にて、本発明の実施例の
構成を説明した。次にこの使用法と効果を説明す
る。

第７図は、デバツグのために、片系の共有メモ
リ１Ｂをデバツグモード、他方をオンラインモー
ドとしたとき、物理アドレスPAの各範囲に対応
するアクセス可能フアンクシヨンを示したもので
ある。本図は第６図で説明したフアンクシヨンチ
エツク装置８４の実施例に対応するもので、物理
アドレスが境界レジスタで示すアドレスFRより
小さいとき、オンラインアクセスでもデバツグア
クセスでも両系の共有メモリ１Ａ，１Ｂにともに
アクセス可能で、物理アドレスがアドレスFRよ
り大きいとき、オンラインモードの共有メモリ１
Ａの該当エリアはオンラインアクセスによつての
みアクセス可能で、デバツクモードの共有メモリ
１Ｂの該当エリアはデバツグアクセスによつての
みアクセス可能である。以上のように、物理アド
レスの一部のエリアはオンラインアクセスにとつ
てもデバツグアクセスにとつても共通で、残りの
エリアはオンラインアクセスとデバツグアクセス
とで分離されるという二重化共有メモリの部分分
離化が実現される。

第８図は、最も簡単な使用例であり、CPU１
Ａ（CPU１）、CPU１Ｂ（CPU２）で用いる仮想
アドレスVAの使用範囲を示す。オンライン運転
のCPU１は全仮想アドレスVAについてオンライ
ンアクセイ、デバツグ運転のCPU２は全仮想ア
ドレスVAについてデバツグアクセスと設定した
ものである。境界レジスタのアドレスFR以下の
共通エリアは、オペレーテイングシステム使用エ
リアとして共有入出力機器制御情報や運転モード
情報が格納されている。境界レジスタアドレス
FR以上の分離エリアは、アプリケーシヨンプロ
グラム使用エリアとして使用され、オンライン
CPUとデバツグCPUとで分離されているため、
デバツグ中のアプリケーシヨンプログラムが誤つ
てオンライン側の情報を破壊する危険を防止す
る。なお、アプリケーシヨンプログラムがアドレ
スFR以下の共通エリアを破壊する危険の防止に
ついては、アドレスが異なり、また、そのエリア
はオペレーテイングシステムプログラムしかアク
セスしないということを利用し、本発明とは別の
独立した手段にて容易に防護できる。

第８図の使用例について、以下、詳細動作説明
を行う。オンライン運転のCPU１について、共
有メモリ接続機構８内のアドレス変換装置２６
（第３図）に関し、全てのページアドレス５１に
対応して、有効ビツト５３を１、デバツグビツト
５４及び書込み禁止ビツト５６を０に設定する。
また、フレームアドレス５５を、フレームアドレ
ス＝ページアドレスとなるように設定する。本設
定はCPU１の立上げ時に行われる。このように
設定することにより、CPU１の共有メモリ接続
機構８より出力される共有メモリアクセスは、全
仮想アドレス２１（VA）に対し、デバツグフア
ンシヨン信号３０が０、物理アドレス３１は仮想
アドレス２１と同じとなる。デバツグ運転の
CPU２についても同様の設定を行う。ただしデ
バツグビツトには１が設定され、全仮想アドレス
２１に対し、デバツグフアンクシヨン信号３０が
１、物理アドレス３１と仮想アドレス２１は同じ
となる。次に仮想アドレスVAの内、あるアドレ
スより下がオペレーテイングシステムプログラム
が使用するエリア、それより上が、アプリケーシ
ヨンプログラムが使用するエリアとする。このた
め、その境界となるアドレスFRの値を、二重化
共有メモリの両方の境界レジスタ１０６（第６
図）に設定する。また、片方の共用メモリのデバ
ツグモードビツト１０１を０とし、他方の共有メ
モリのデバツグモードビツト１０１を１と設定す
る。前者がオンラインモード共有メモリ、後者が
デバツグモード共有メモリとなる。これら共有メ
モリ側の設定は、プログラムデバツグを始める前
に、共有メモリ側の外部スイツチにより設定した
り、あるいは、CPUのいずれかを用いて共用メ
モリモード設定プログラムを走らせて設定する。

以上のような設定をしておくと、CPU１より、
境界アドレス以下のアドレスへアクセスがあつた
とき、オンラインモード共有メモリのメモリ制御
装置６内のフアンクシヨンチエツク装置８４で
は、物理アドレス８８の値が境界レジスタ１０２
の値より小さいため、境界オーバ信号１０６は０
となり、アクセスエラー信号９１は０となる。従
つてこのときはCPU１よりオンラインモード共
有メモリの当該アドレスへの読み書きアクセスは
実施される。一方、デバツグモード共有メモリの
メモリ制御装置６内のフアンクシヨンチエツク装
置８４でも同様に、物理アドレス８８の値が境界
レジスタ１０２の値より小さいため、境界オーバ
ー信号１０６は０となり、従つて、アクセスエラ
ー信号９１は０となつて、CPU１よりデバツグ
モード共有メモリの当該アドレスへの読み書きア
クセスも実施される。

同様にして、CPU２より、境界アドレス以下
のアドレスへアクセスがあつたとき、オンライン
モード共有メモリ及びデバツグモード共有メモリ
の当該アドレスへの読み書きアクセスは実施され
る。

次に、CPU１より、境界アドレス以上のアド
レスへアクセスがあつたとき、オンラインモード
共有メモリのメモリ制御装置６内のフアンクシヨ
ンチエツク装置８４では、物理アドレス８８の値
が境界レジスタ１０２の値より大きいため、境界
オーバー信号１０６は１となり、また、デバツグ
フアンクシヨン信号７６は０、デバツグモードビ
ツト１０１は０のため、モードフアンクシヨン不
一致信号１０５は０となり、従つてアクセスエラ
ー信号９１は０となる。従つて、このときは
CPU１よりデバツグモード共有メモリの当該ア
ドレスへの読み書きアクセスは実施される。一
方、デバツグモード共有メモリのメモリ制御装置
６内のフアンクシヨンチエツク装置８４では、物
理アドレス８８の値が境界レジスタ１０２の値よ
り大きいため、境界オーバー信号１０６は１とな
り、また、デバツグフアンクシヨン信号７６は
０、デバツグモードビツト１０１は１のため、モ
ードフアンクシヨン不一致信号１０５は１とな
り、従つて、アクセスエラー信号９１は１とな
る。従つて、CPU１よりデバツグモード共有メ
モリの当該アドレスへの読み書きアクセスは実施
されない。

同様にして、CPU２より、境界アドレス以上
のアドレスへアクセスがあつたとき、デバツグモ
ード共有メモリの当該アドレスへのアクセスは実
施されるが、オンライン共有メモリの当該アドレ
スへのアクセスは実施されない。

以上のようにして、境界アドレス以下のオペレ
ーテイングシステムプログラム使用エリアは、
CPU１，CPU２とが共にアクセスでき、境界ア
ドレス以上のアプリケーシヨンプログラム使用エ
リアは、オンライン運転のCPU１がオンライン
モード共有メモリのみアクセスでき、デバツグ運
転のCPU２がデバツグモード共有メモリのみア
クセスできる。なお、プログラムデバツグが終了
すると、デバツグモード共有メモリのデバツグモ
ードビツト１０１を０として、オンラインモード
共有メモリにし、別途設けられた何らかのコピー
手段により、既オンラインモード共有メモリの内
容を新しくオンラインモードとなつた共有メモリ
にコピーし、全アドレスにわたつて二重化された
共有メモリとして使用する。また、CPU２の全
ページアドレスに対応するデバツグビツト５４を
０に書き換え、CPU２もオンライン運転を行う。

第９図は、他の使用例を示したものである。オ
ンライン運転のCPU１は、全仮想アドレスVAに
ついてオンラインアクセス、デバツグ運転の
CPU２は、全物理アドレをカバーする分はデバ
ツグアクセスとし、それ以外に、分離されたオン
ラインエリアをカバーする分をオンラインアクセ
スとし、かつ後者の仮想アドレスVAがオンライ
ンエリアの物理アドレスに対応するようにしたも
のである。この使用例では第８図で説明したデバ
ツグ上の利点に加え、更に、オンラインCPUが
処理し、オンラインエリア上に作つているプラン
ト情報等をとりこむことができる。このため、デ
バツグプログラムがオンラインCPUのプログラ
ムと同一の入力をとりこみ、同一の出力を出すか
どうかをチエツクしたり、双方の出力を比較し、
その相関をチエツクすることができ、デバツグの
完成度を高めることかできる。また、デバツグ
CPUのアクセスするオンラインエリアに対応す
る書込み禁止ビツトをオンすることにより、この
エリアは書き込み禁止となり、デバツグ中のアプ
リケーシヨンプログラムによりオンラインエリア
を破壊する危険を容易に回避できる。

第９図の使用例について、以下、詳細動作説明
を行う。オンライン運転のCPU１について、共
有メモリ接続機構８内のアドレス変換装置２６
（第３図）に関し、仮想アドレス＝物理アドレス
としたときにその物理アドレスが実在する全ての
ページアドレス５１に対応して、有効ビツト５３
を１、デバツグビツトを０、及び書込み禁止ビツ
ト５６を０に設定し、またフレームアドレス５５
を、フレームアドレス＝ページアドレスとなるよ
うに設定する。本設定はCPU１の立上げ時に行
われる。このように設定することにより、CPU
１の共有メモリ接続機構８より出力される共有メ
モリアクセスは、全仮想アドレス２１（VA）に
対し、デバツグフアンクシヨン信号３０が０、物
理アドレス３１は仮想アドレス２１と同じとな
る。一方、デバツグ運転のCPU２については、
共有メモリ接続機構８内のアドレス変換装置２６
に関し、仮想アドレス＝物理アドレスとしたとき
にその物理アドレスが実在する全てのページアド
レス５１に対応して、有効ビツト５３を１、デバ
ツグビツト５４を１、及び書込み禁止ビツト５６
を０に設定し、またフレームアドレス５５をフレ
ームアドレス＝ページアドレスとなるように設定
する。更に、仮想アドレス＝物理アドレスとした
とき、その物理アドレスが実在しないページアド
レスの中から、アプリケーシヨンプログラムが使
用する物理アドレスを全て包含する容量分のペー
ジアドレスに関し、有効ビツト５３を１、デバツ
グビツトを０、及び書込み禁止ビツト５６を１に
設定し、またフレームアドレス５５を、該ページ
アドレスがアプリケーシヨンプログラムが使用す
る物理アドレスのフレームアドレスに対応するよ
うに設定する。これらの設定はCPU２の立上げ
時に行われる。このように設定することにより、
CPU２の共有メモリ接続機構８より出力される
共有メモリアクセスは、実在物理アドレスの範囲
でアクセスするとデバツグフアンクシヨン信号３
０が１、物理アドレス３１は仮想アドレス２１と
同じとなり、実在アドレス範囲外の、前記アプリ
ケーシヨンプログラムの使用するエリアに対応せ
しめた仮想アドレスをアクセスすると、デバツグ
フアンクシヨン信号３０が０、物理アドレス３１
は、前記アプリケーシヨンプログラムの使用する
物理アドレスとなる。しかも、後者のアクセス
は、読出しのみ可能である。なお、共有メモリ側
の環境レジスタ１０２（第６図）、デバツグモー
ドビツト１０１の設定の説明については、第８図
の説明と全く同一であるため、省略する。

第１０図は、他の使用例を示したものである。
オンライン運転のCPU１は、全仮想アドレスVA
についてオンラインアクセス、デバツグ運転の
CPU２は、アプリケーシヨンエリアの一部をオ
ンラインアクセスかつそのエリアについては書込
み禁止ビツトをオンとし、残りのエリアについて
はデバツグアクセスとしたものである。この使用
例では、デバツグプログラムが、オンライン
CPUが処理しオンラインエリア上に作つている
プラント情報を直接用いて処理できる。そのエリ
アに書込むプログラム、即ちプラント情報をとり
こむプログラムのデバツグは、本方法では不可で
あるが、それ以外の多くのプログラムのデバツグ
を、オンライン稼動状態と全く同じ状態で行うこ
とができる。

第１０図の使用例について、以下、詳細動作説
明を行う。オンライン運転のCPU１について、
共有メモリ接続機構８内のアドレス変換装置２６
（第３図）に関し、全てのページアドレス５１に
対応して、有効ビツト５３を１、デバツグビツト
を０、及び書込み禁止ビツト５６を０に設定し、
またフレームアドレス５５を、フレームアドレス
＝ページアドレスとなるように設定する。本設定
はCPU１の立上げ時に行われる。このように設
定することにより、CPU１の共有メモリ接続機
構８より出力される共有メモリアクセスは、全仮
想アドレス２１（VA）に対し、デバツグフアン
クシヨン信号３０が０、物理アドレス３１は仮想
アドレス２１と同じとなる。一方、デバツグ運転
のCPU２については、共有メモリ接続機構８内
のアドレス変換機構２６（第３図）に関し、全ペ
ージアドレスについてフレームアドレス５５をフ
レームアドレス＝ページアドレスとなるように設
定し、キペレーテイングシステム使用エリア及び
デバツグするアプリケーシヨンプログラムの書込
むエリアについて、有効ビツト５３を１、デバツ
グビツトを１、及び書込み禁止ビツト５６を０に
設定し、また、アプリケーシヨンプログラムの読
出すエリアでオンラインCPU側の情報を読みた
いエリアについて、有効ビツト５３を１、デバツ
グビツトを０、及び書込み禁止ビツト５６を１に
設定する。本設定はCPU２の立上げ時に行われ
る。このように設定することにより、CPU２の
共有メモリ接続機構８より出力される共有メモリ
アクセスは、全仮想アドレス２１（VA）に対
し、物理アドレス３１は仮想アドレス２１と同じ
で、オンラインCPU側の情報を使用したいエリ
アのみデバツグフアンクシヨン信号３０が０でか
つ読出しのみ可能であり、その他のエリアは、デ
バツグフアンクシヨン信号３０が１となる。

以上が本発明の使用例とその効果である。これ
らの使用例では、CPU２台系としたが、３台以
上の場合にも、オンラインCPU群とデバツグ
CPU群の２群に分けるこトにより、全く同様の
使用方法が可能であることは明らかである。

以上の説明から明らかなように、本発明によれ
ば、二重化共有エモリの部分分離化により、オン
ラインCPUの使用エリアをデバツグCPUのデバ
ツグ中プログラムから防護し、かつオペレーテイ
ングシステムの使用するオンラインCPU、デバ
ツグCPU間の共通エリアを確保し、かつデバツ
グCPUからのオンラインCPUの専用エニアをの
ぞき見ることを容易に実現でき、オンライン運転
中のデバツグの安全性の確保と、デバツグの完成
度向上という効果がある。

【図面の簡単な説明】

第１図は本発明の前提となるマルチコンピユー
タシステムの構成例を示す図、第２図〜第６図は
本発明の方法を実現するための実施例を示す図、
第７図〜第１０図は本発明の実施例の使用例を示
す図である。 １Ａ，１Ｂ……共有メモリ、２Ａ，２Ｂ……
CPU、５……メモリ本体、６……メモリ制御装
置、７……CPU接続機構、８……共有メモリ接
続機構、９……処理装置、２１……仮想アドレ
ス、２６……アドレス変換装置、３０……デバツ
グフアンクシヨン信号、３１……物理アドレス、
３９……書込み禁止信号、５４……デバツグビツ
ト、５５……フレームアドレス、５６……書込み
禁止ビツト、７６……デバツグフアンクシヨン信
号、７７……物理アドレス、８４……フアンクシ
ヨンチエツク装置、１０１……デバツグモードビ
ツト、１０２……境界レジスタ、１０３，１０４
……比較器、１０７……アンドゲート。

Claims (1)

【特許請求の範囲】
1. １ 二重化された共有メモリを共有する処理装置
   の各々についてオンラインアクセスかデバツグア
   クセスかを示すアクセスモードを設定し、上記二
   重化共有メモリの各々について特定アドレス範囲
   を設定すると共に、上記特定アドレス範囲外のア
   ドレス範囲につきそのメモリがオンラインモード
   かデバツグモードかを示すフアンクシヨンモード
   を設定し、上記処理装置の任意の１つから上記二
   重化共有メモリへのアクセス時には、該アクセス
   されるアドレスが上記特定アドレス範囲であれ
   ば、前記各々の処理装置がアクセス可能となるよ
   うにし、該アクセスされるアドレスが上記アドレ
   ス範囲外であれば、アクセスモードがオンライン
   アクセスの時はフアンクシヨンモードとしてオン
   ラインモードが設定された共有メモリへアクセス
   可能であり、デバツグアクセスの時はフアンクシ
   ヨンモードとしてデバツグモードが設定された共
   有メモリへアクセス可能となるようにしたことを
   特徴とする二重化共有メモリ制御方法。