JPH0413865B2 - - Google Patents
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- JPH0413865B2 JPH0413865B2 JP62015164A JP1516487A JPH0413865B2 JP H0413865 B2 JPH0413865 B2 JP H0413865B2 JP 62015164 A JP62015164 A JP 62015164A JP 1516487 A JP1516487 A JP 1516487A JP H0413865 B2 JPH0413865 B2 JP H0413865B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、MIS型トランジスタの破壊を防止
する入力保護回路に関し、特にMOSICあるいは
Bi−CMOSIC等の半導体装置の入力保護回路に
関する。
する入力保護回路に関し、特にMOSICあるいは
Bi−CMOSIC等の半導体装置の入力保護回路に
関する。
（従来の技術）
最近の半導体装置は、特にMIS型トランジスタ
を用いて半導体装置においては、静電破壊から素
子を保護するために、入力パツドと入力回路間に
入力保護回路を挿入し、この保護回路で入力パツ
ドに印加された過電圧を吸収している。
を用いて半導体装置においては、静電破壊から素
子を保護するために、入力パツドと入力回路間に
入力保護回路を挿入し、この保護回路で入力パツ
ドに印加された過電圧を吸収している。
第７図は入力保護回路の一例を示す構成図であ
る。同図に示す入力保護回路は、入力パツド１と
例えばCMOSからなる入力回路３との間に挿入
された保護抵抗５と、この保護抵抗５の入力回路
３側の一端にカソード端子が接続され、グランド
にアノード端子が接続されたダイオードから構成
されている。
る。同図に示す入力保護回路は、入力パツド１と
例えばCMOSからなる入力回路３との間に挿入
された保護抵抗５と、この保護抵抗５の入力回路
３側の一端にカソード端子が接続され、グランド
にアノード端子が接続されたダイオードから構成
されている。
第８図は第７図に示したダイオード７の構造を
示す断面図である。同図において、ダイオード７
は、Ｐ型の基板９をアノード領域、入力回路３で
用いられるN+型の拡散層１１（例えばMOS型
FETのソース、ドレイン領域を形成する拡散層）
をカソード領域として形成されている。N+型の
拡散層１１は、SiO2の素子分離酸化膜１３によ
つて周辺領域と分離されている。
示す断面図である。同図において、ダイオード７
は、Ｐ型の基板９をアノード領域、入力回路３で
用いられるN+型の拡散層１１（例えばMOS型
FETのソース、ドレイン領域を形成する拡散層）
をカソード領域として形成されている。N+型の
拡散層１１は、SiO2の素子分離酸化膜１３によ
つて周辺領域と分離されている。
このような構造においては、入力パツド１に過
電圧特に正の過電圧が印加されると、ダイオード
７は、その降伏特性にしたがつてブレークダウン
を起こし、過電圧による電荷を放電させる。これ
により、入力回路３を構成する例えばMOSFET
のゲート端子に加わる電圧を、ゲート耐圧以下の
電位に抑えて、入力パツド１に印加された過電圧
から入力回路３を保護している。
電圧特に正の過電圧が印加されると、ダイオード
７は、その降伏特性にしたがつてブレークダウン
を起こし、過電圧による電荷を放電させる。これ
により、入力回路３を構成する例えばMOSFET
のゲート端子に加わる電圧を、ゲート耐圧以下の
電位に抑えて、入力パツド１に印加された過電圧
から入力回路３を保護している。
（発明が解決しようとする問題点）
以上説明したように、第７図及び第８図に示し
た入力保護回路にあつては、ダイオード７のブレ
ークダウンを利用して過電圧を吸収している。
た入力保護回路にあつては、ダイオード７のブレ
ークダウンを利用して過電圧を吸収している。
このブレークダウンは、第８図に示すように、
N+型の拡散層１１のプロフアイルが所定の曲率
を有し、電界が集中し易い素子分離酸化膜１３の
近傍で生じ、この領域でほとんどの放電が行なわ
れる。この時、アバランシユブレークダウンによ
つて発生したホツトキヤリアは、そのN+型の拡
散層１１の近傍の素子分離酸化膜１３及びその界
面に捕獲（トラツプ）されて、電荷として残る。
さらには、ホツトキヤリアは、拡散層１１の近傍
の素子分離酸化膜１３の界面に衝突して、所定の
エネルギーを持つたサーフエスステイト（suface
state）が、拡散層１１の近傍の素子分離酸化膜
１３の界面に発生する。
N+型の拡散層１１のプロフアイルが所定の曲率
を有し、電界が集中し易い素子分離酸化膜１３の
近傍で生じ、この領域でほとんどの放電が行なわ
れる。この時、アバランシユブレークダウンによ
つて発生したホツトキヤリアは、そのN+型の拡
散層１１の近傍の素子分離酸化膜１３及びその界
面に捕獲（トラツプ）されて、電荷として残る。
さらには、ホツトキヤリアは、拡散層１１の近傍
の素子分離酸化膜１３の界面に衝突して、所定の
エネルギーを持つたサーフエスステイト（suface
state）が、拡散層１１の近傍の素子分離酸化膜
１３の界面に発生する。
捕獲された電荷、特に負の電荷は拡散層１１に
沿つて生じる空乏層を拡散層１１の近傍の素子分
離酸化膜１３に広げる。また、サーフエースステ
イトは電荷の発生中心及び再結合中心として作用
することになる。
沿つて生じる空乏層を拡散層１１の近傍の素子分
離酸化膜１３に広げる。また、サーフエースステ
イトは電荷の発生中心及び再結合中心として作用
することになる。
これは、ダイオード７の降伏特性を変化させ
て、逆方向電流を増大させる。すなわち、アバラ
ンシユブレークダウンを起こす逆方向電圧よりも
低い電圧で入力リークが発生して、ダイオード７
の特性が劣化するという問題があつた。
て、逆方向電流を増大させる。すなわち、アバラ
ンシユブレークダウンを起こす逆方向電圧よりも
低い電圧で入力リークが発生して、ダイオード７
の特性が劣化するという問題があつた。
そこで、この発明は、上記に鑑みてなされたも
のであり、その目的とするところは、入力保護回
路を構成するダイオードの特性劣化を防止して、
信頼性を向上した半導体装置の入力保護回路を提
供することにある。
のであり、その目的とするところは、入力保護回
路を構成するダイオードの特性劣化を防止して、
信頼性を向上した半導体装置の入力保護回路を提
供することにある。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、第１
導電型の半導体基板と、この半導体基板に緩やか
な拡散プロフアイルで形成された第２導電型の拡
散層と、この拡散層の下部に接するように前記半
導体基板に埋込まれ接合のプロフアイルが前記拡
散層のプロフアイルより急峻な第２導電型の埋込
み層と、前記拡散層の周囲にこの拡散層より不純
物濃度が低く形成された第２導電型のウエル領域
とによつて形成されたダイオードと、入力パツド
と入力回路との間に接続された抵抗とから構成さ
れている。
導電型の半導体基板と、この半導体基板に緩やか
な拡散プロフアイルで形成された第２導電型の拡
散層と、この拡散層の下部に接するように前記半
導体基板に埋込まれ接合のプロフアイルが前記拡
散層のプロフアイルより急峻な第２導電型の埋込
み層と、前記拡散層の周囲にこの拡散層より不純
物濃度が低く形成された第２導電型のウエル領域
とによつて形成されたダイオードと、入力パツド
と入力回路との間に接続された抵抗とから構成さ
れている。
（作 用）
この発明の半導体装置の入力保護回路は、ダイ
オードのカソード領域を形成する拡散層の下部に
接するように埋込まれ、外縁部のプロフアイルが
急峻な埋込み層を形成して、この埋込み層の外縁
部と基板とで形成されるPN接合領域で、ダイオ
ードのブレークダウン時にホツトキヤリアを発生
させて、ホツトキヤリアの発生領域を基板表面に
形成された素子分離領域の界面から遠ざけるよう
にした。また、拡散層の周囲を取り囲むように拡
散層よりも濃度の低いウエル領域を形成して、ホ
ツトキヤリアの発生領域を基板表面に形成された
素子分離領域の界面から遠ざけ易くするようにし
ている。
オードのカソード領域を形成する拡散層の下部に
接するように埋込まれ、外縁部のプロフアイルが
急峻な埋込み層を形成して、この埋込み層の外縁
部と基板とで形成されるPN接合領域で、ダイオ
ードのブレークダウン時にホツトキヤリアを発生
させて、ホツトキヤリアの発生領域を基板表面に
形成された素子分離領域の界面から遠ざけるよう
にした。また、拡散層の周囲を取り囲むように拡
散層よりも濃度の低いウエル領域を形成して、ホ
ツトキヤリアの発生領域を基板表面に形成された
素子分離領域の界面から遠ざけ易くするようにし
ている。
（実施例）
以下図面を用いてこの発明の実施例を説明す
る。
る。
第１図乃至第５図はそれぞれこの発明の第１の
実施例乃至第５の実施例に係る半導体装置の入力
保護回路の構造を示す断面図である。第１の実施
例乃至第５の実施例の入力保護回路は、第７図及
び第８図で示したと同様に、入力パツド１と入力
回路３間に挿入された保護抵抗５と、第７図で示
したダイオード７と同様に保護抵抗５と接続され
たダイオードとから構成されており、ダイオード
がブレークダウンして放電電流が発生する領域
を、Ｐ型基板９のバルク中として素子分離酸化膜
１３から遠ざけるようにしたものである。なお、
第１図乃至第５図において、第７図及び第８図と
同符号のものは同一機能を有するものである。そ
の説明は省略する。
実施例乃至第５の実施例に係る半導体装置の入力
保護回路の構造を示す断面図である。第１の実施
例乃至第５の実施例の入力保護回路は、第７図及
び第８図で示したと同様に、入力パツド１と入力
回路３間に挿入された保護抵抗５と、第７図で示
したダイオード７と同様に保護抵抗５と接続され
たダイオードとから構成されており、ダイオード
がブレークダウンして放電電流が発生する領域
を、Ｐ型基板９のバルク中として素子分離酸化膜
１３から遠ざけるようにしたものである。なお、
第１図乃至第５図において、第７図及び第８図と
同符号のものは同一機能を有するものである。そ
の説明は省略する。
第１図において、Ｐ型基板９には、第８図に示
した拡散層１１より深いN+型のdeep拡散層２１
が形成されており、このdeep拡散層２１は保護
抵抗５の一方の端子に接続されている。この
deep拡散層２１の下部には、deep拡散層２１よ
りも不純物濃度の高いN+型の押込み層２３が形
成されている。
した拡散層１１より深いN+型のdeep拡散層２１
が形成されており、このdeep拡散層２１は保護
抵抗５の一方の端子に接続されている。この
deep拡散層２１の下部には、deep拡散層２１よ
りも不純物濃度の高いN+型の押込み層２３が形
成されている。
このようにして、入力保護回路を構成するダイ
オードは、そのアノード領域をＰ型基板９とし、
そのカソード領域をN+型のdeep拡散層２１と
N++型の埋込み層２３として、Ｐ型基板９に形成
されている。なお、このような構造において、素
子分離酸化膜１３の近傍のdeep拡散層２１とＰ
型基板９とで形成されるPN接合のプレークダウ
ン耐圧は、埋込み層２３とＰ型基板９とで形成さ
れるPN接合のブレークダウン耐圧よりも高くな
るようにすることが望ましい。
オードは、そのアノード領域をＰ型基板９とし、
そのカソード領域をN+型のdeep拡散層２１と
N++型の埋込み層２３として、Ｐ型基板９に形成
されている。なお、このような構造において、素
子分離酸化膜１３の近傍のdeep拡散層２１とＰ
型基板９とで形成されるPN接合のプレークダウ
ン耐圧は、埋込み層２３とＰ型基板９とで形成さ
れるPN接合のブレークダウン耐圧よりも高くな
るようにすることが望ましい。
このような構造において、ダイオードがブレー
クダウンすると、その逆方向電流は、電界が集中
し易いプロフアイルを持つ埋込み層２３の外縁部
で流れ、この部分でホツトキヤリアが発生する。
しかしながら、発生したホツトキヤリアは、拡散
の過程でそのエネルギーを放出するため、素子分
離酸化膜１３の近傍ではその運動エネルギーは小
さくなる。したがつて、ホツトキヤリアは素子分
離酸化膜１３に捕獲されず、また、素子分離酸化
膜１３にサーフエスステイトは形成されず、入力
リークは抑制される。このようなホツトキヤリア
の発生領域を素子分離酸化膜１３の界面から遠ざ
けることによつて、ブレークダウン時のホツトキ
ヤリアの発生によるダイオードの劣化を防止する
ことができるようになる。
クダウンすると、その逆方向電流は、電界が集中
し易いプロフアイルを持つ埋込み層２３の外縁部
で流れ、この部分でホツトキヤリアが発生する。
しかしながら、発生したホツトキヤリアは、拡散
の過程でそのエネルギーを放出するため、素子分
離酸化膜１３の近傍ではその運動エネルギーは小
さくなる。したがつて、ホツトキヤリアは素子分
離酸化膜１３に捕獲されず、また、素子分離酸化
膜１３にサーフエスステイトは形成されず、入力
リークは抑制される。このようなホツトキヤリア
の発生領域を素子分離酸化膜１３の界面から遠ざ
けることによつて、ブレークダウン時のホツトキ
ヤリアの発生によるダイオードの劣化を防止する
ことができるようになる。
第２図はこの発明の第２の実施例を示すもので
あり、その特徴とするところは、deep拡散層２
１を囲むように不純物濃度の低いN-型のウエル
領域２５を形成したことにある。このような構造
とすることによつて、埋込み層２３とＰ型基板９
とで形成されるPN接合のブレークダウン耐圧
は、deep拡散層２１とＰ型基板９とで形成され
るPN接合のブレークダウン耐圧よりも低くな
る。したがつて、ダイオードのブレークダウンは
前者のPN接合で起こり易くなり、ホツトキヤリ
アの発生領域を素子分離酸化膜１３から遠ざける
ことができ、第１の実施例と同様の効果を得るこ
とができる。
あり、その特徴とするところは、deep拡散層２
１を囲むように不純物濃度の低いN-型のウエル
領域２５を形成したことにある。このような構造
とすることによつて、埋込み層２３とＰ型基板９
とで形成されるPN接合のブレークダウン耐圧
は、deep拡散層２１とＰ型基板９とで形成され
るPN接合のブレークダウン耐圧よりも低くな
る。したがつて、ダイオードのブレークダウンは
前者のPN接合で起こり易くなり、ホツトキヤリ
アの発生領域を素子分離酸化膜１３から遠ざける
ことができ、第１の実施例と同様の効果を得るこ
とができる。
第３図はこの発明の第３の実施例を示すもので
あり、その特徴とするところは、N++型の押込み
層２１を囲み外縁部に接するように、P+型の埋
込み層２７を形成したことにある。このような構
造にあつても、埋込み層２３とＰ型基板９とで形
成されるPN接合のブレークダウン耐圧は低くな
り、第２の実施例と同様の効果を得ることができ
る。
あり、その特徴とするところは、N++型の押込み
層２１を囲み外縁部に接するように、P+型の埋
込み層２７を形成したことにある。このような構
造にあつても、埋込み層２３とＰ型基板９とで形
成されるPN接合のブレークダウン耐圧は低くな
り、第２の実施例と同様の効果を得ることができ
る。
第４図はこの発明の第４の実施例を示すもので
あり、その特徴とするところは、P+型の埋込み
層２９をN++型の押込み層２３の下部に接するよ
うに形成したことにある。このような構造におい
ても、第２の実施例と同様の効果を得ることがで
きる。
あり、その特徴とするところは、P+型の埋込み
層２９をN++型の押込み層２３の下部に接するよ
うに形成したことにある。このような構造におい
ても、第２の実施例と同様の効果を得ることがで
きる。
第５図はこの発明の第５の実施例を示すもので
あり、その特徴とするところは、第１の実施例で
示した構造において、deep拡散層２１を２つの
島状の領域に分離し、一方の領域を入力パツド１
に接続し他方の領域を入力回路３に接続して、入
力保護回路の保護抵抗５の一部あるいはすべて
を、deep拡散層２１と埋込み層２３とで形成し
たことにある。このような構造とすることによ
り、保護抵抗５を例えばポリシリ層で形成したも
ので比べて、このポリシリ層の下に形成される素
子分離酸化膜の破壊を防止することができる。
あり、その特徴とするところは、第１の実施例で
示した構造において、deep拡散層２１を２つの
島状の領域に分離し、一方の領域を入力パツド１
に接続し他方の領域を入力回路３に接続して、入
力保護回路の保護抵抗５の一部あるいはすべて
を、deep拡散層２１と埋込み層２３とで形成し
たことにある。このような構造とすることによ
り、保護抵抗５を例えばポリシリ層で形成したも
ので比べて、このポリシリ層の下に形成される素
子分離酸化膜の破壊を防止することができる。
なお、上述したそれぞれの実施例の構造は、そ
れぞれ併用してもよいことは勿論である。
れぞれ併用してもよいことは勿論である。
次に、第２の実施例、第３の実施例及び第５の
実施例を併用した構造の入力保護回路の製造工程
の一例を、第６図Ａ乃至第６図Ｇを参照して説明
する。
実施例を併用した構造の入力保護回路の製造工程
の一例を、第６図Ａ乃至第６図Ｇを参照して説明
する。
まず、アンチモンあるいはヒ素の不純物を、
0.6μm程度のSiO2酸化膜４１をマスクにして、気
相拡散または固相拡散あるいはイオン注入によつ
て、Ｐ型シリコン基板９に導入する（第６図Ａ）。
0.6μm程度のSiO2酸化膜４１をマスクにして、気
相拡散または固相拡散あるいはイオン注入によつ
て、Ｐ型シリコン基板９に導入する（第６図Ａ）。
次に、酸化膜４１をすべて除去後、900Å程度
の厚さの酸化膜４３を形成する。形成後、上記工
程で不純物を導入した領域の上部を被覆するよう
に、レジスト材４５をパターニングする。そし
て、例えばボロンの不純物を、加速電圧160
（KeV）、ドープ量４×1014（cm-2）でイオン注入
する（第６図Ｂ）。
の厚さの酸化膜４３を形成する。形成後、上記工
程で不純物を導入した領域の上部を被覆するよう
に、レジスト材４５をパターニングする。そし
て、例えばボロンの不純物を、加速電圧160
（KeV）、ドープ量４×1014（cm-2）でイオン注入
する（第６図Ｂ）。
次に、酸化膜４３及びレジスト材４５をすべて
除去した後、Ｐ型のエピタキシヤル成長を行なう
ことによつて、Ｐ型基板９にN++型の埋込み層２
３と、この埋込み層２３の周縁部にP+型の押込
み層２７を形成する（第６図Ｃ）。
除去した後、Ｐ型のエピタキシヤル成長を行なう
ことによつて、Ｐ型基板９にN++型の埋込み層２
３と、この埋込み層２３の周縁部にP+型の押込
み層２７を形成する（第６図Ｃ）。
次に、表面に900Å程度の厚さの酸化膜４７を
形成して、P+型の埋込み層２７の上部の酸化膜
４７を被覆するようにレジスト材４９をパターニ
ングする。その後、不純物として例えばリンを、
ドープ量１×1013（cm-2）でイオン注入する（第
６図Ｄ）。
形成して、P+型の埋込み層２７の上部の酸化膜
４７を被覆するようにレジスト材４９をパターニ
ングする。その後、不純物として例えばリンを、
ドープ量１×1013（cm-2）でイオン注入する（第
６図Ｄ）。
次に、上記工程でイオン注入した領域を、例え
ば温度1100（℃）程度で熱拡散して、N-型のウエ
ル領域３１を形成する。その後、素子分離酸化膜
１３を、選択酸化法によつてウエル領域３１上部
のdeep拡散層２１が形成される領域以外の領域
に形成する（第６図Ｅ）。
ば温度1100（℃）程度で熱拡散して、N-型のウエ
ル領域３１を形成する。その後、素子分離酸化膜
１３を、選択酸化法によつてウエル領域３１上部
のdeep拡散層２１が形成される領域以外の領域
に形成する（第６図Ｅ）。
次に、不純物として例えばリンを、セルフアラ
イン手法によつて上記工程で素子分離酸化膜１３
が形成されていない領域に、加速電圧100
（KeV）、ドープ量５×1015（cm-2）でイオン注入
する。これにより、N+型のdeep拡散層２１を埋
込み層２３に達する深さにそれぞれ形成する（第
６図Ｆ）。
イン手法によつて上記工程で素子分離酸化膜１３
が形成されていない領域に、加速電圧100
（KeV）、ドープ量５×1015（cm-2）でイオン注入
する。これにより、N+型のdeep拡散層２１を埋
込み層２３に達する深さにそれぞれ形成する（第
６図Ｆ）。
最後に、SiO2の酸化膜５１を表面に形成した
後、それぞれのdeep拡散層２１に接続されるAl
配線路５３を形成して、第５図に示すように完成
する（第６図Ｇ）。
後、それぞれのdeep拡散層２１に接続されるAl
配線路５３を形成して、第５図に示すように完成
する（第６図Ｇ）。
このような製造工程は、その工程数が埋込み層
を用いるBi−CMOSの半導体装置の製断工程数
と同等になる。したがつて、この実施例の入力保
護回路は、Bi−CMOS半導体装置の製造工程に
よつて、その工程数を増加させることなく製造で
きるため、Bi−CMOS半導体装置の入力保護回
路として好適である。
を用いるBi−CMOSの半導体装置の製断工程数
と同等になる。したがつて、この実施例の入力保
護回路は、Bi−CMOS半導体装置の製造工程に
よつて、その工程数を増加させることなく製造で
きるため、Bi−CMOS半導体装置の入力保護回
路として好適である。
［発明の効果］
以上説明したように、この発明によれば、ダイ
オードのカソード領域を形成する拡散層の下部に
接するように接合のプロフアイルが急峻な埋込み
層を形成したので、ホツトキヤリアの発生領域
を、半導体基板の表面に形成された素子分離領域
から遠ざけることができる。また、拡散層の周囲
に第２導電型で拡散層よりも濃度の低いウエル領
域を形成することにより、上述した効果をより確
実に得ることが可能となる。これらにより、ホツ
トキヤリアによる入力リークを抑制して、入力保
護回路を構成するダイオードの特性劣化を防止す
ることができる。
オードのカソード領域を形成する拡散層の下部に
接するように接合のプロフアイルが急峻な埋込み
層を形成したので、ホツトキヤリアの発生領域
を、半導体基板の表面に形成された素子分離領域
から遠ざけることができる。また、拡散層の周囲
に第２導電型で拡散層よりも濃度の低いウエル領
域を形成することにより、上述した効果をより確
実に得ることが可能となる。これらにより、ホツ
トキヤリアによる入力リークを抑制して、入力保
護回路を構成するダイオードの特性劣化を防止す
ることができる。
第１図はこの発明の第１の実施例に係る半導体
装置の入力保護回路の構造を示す断面図、第２図
はこの発明の第２の実施例に係る半導体装置の入
力保護回路の構造を示す断面図、第３図はこの発
明の第３の実施例に係る半導体装置の入力保護回
路の構造を示す断面図、第４図はこの発明の第４
の実施例に係る半導体装置の入力保護回路の構造
を示す断面図、第５図はこの発明の第５の実施例
に係る半導体装置の入力保護回路の構造を示す断
面図、第６図Ａ乃至同図Ｇはこの発明の第２の実
施例、第３の実施例及び第５の実施例を併用した
構造の製造工程を示す断面図、第７図は半導体装
置の入力保護回路の一従来構成を示す回路図、第
８図は第７図に示した入力保護回路の一従来構造
を示す断面図である。 （図の主要な部分を表わす符号の説明）１…入
力パツド、５…保護抵抗、９…Ｐ型基板、１３…
素子分離酸化膜、２１…deep拡散層、２３…埋
込み層。
装置の入力保護回路の構造を示す断面図、第２図
はこの発明の第２の実施例に係る半導体装置の入
力保護回路の構造を示す断面図、第３図はこの発
明の第３の実施例に係る半導体装置の入力保護回
路の構造を示す断面図、第４図はこの発明の第４
の実施例に係る半導体装置の入力保護回路の構造
を示す断面図、第５図はこの発明の第５の実施例
に係る半導体装置の入力保護回路の構造を示す断
面図、第６図Ａ乃至同図Ｇはこの発明の第２の実
施例、第３の実施例及び第５の実施例を併用した
構造の製造工程を示す断面図、第７図は半導体装
置の入力保護回路の一従来構成を示す回路図、第
８図は第７図に示した入力保護回路の一従来構造
を示す断面図である。 （図の主要な部分を表わす符号の説明）１…入
力パツド、５…保護抵抗、９…Ｐ型基板、１３…
素子分離酸化膜、２１…deep拡散層、２３…埋
込み層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板と、この半導体基板
に緩やかな拡散プロフアイルで形成された第２導
電型の拡散層と、この拡散層の下部に接するよう
に前記半導体基板に埋込まれ接合のプロフアイル
が前記拡散層のプロフアイルより急峻な第２導電
型の埋込み層と、前記拡散層の周囲にこの拡散層
より不純物濃度が低く形成された第２導電型のウ
エル領域とによつて形成されたダイオードと、 入力パツドと入力回路との間に接続された抵抗
と を有することを特徴とする半導体装置の入力保護
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62015164A JPS63184359A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62015164A JPS63184359A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63184359A JPS63184359A (ja) | 1988-07-29 |
| JPH0413865B2 true JPH0413865B2 (ja) | 1992-03-11 |
Family
ID=11881160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62015164A Granted JPS63184359A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63184359A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6206058B2 (ja) * | 2013-10-02 | 2017-10-04 | サンケン電気株式会社 | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5085284A (ja) * | 1973-11-29 | 1975-07-09 | ||
| JPS53145578A (en) * | 1977-05-25 | 1978-12-18 | Nec Corp | Diode varister |
| JPS5541770A (en) * | 1978-09-19 | 1980-03-24 | Nec Corp | Zener diode |
| JPS55103773A (en) * | 1979-02-05 | 1980-08-08 | Nec Corp | Semiconductor device |
| JPS5785266A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Zener diode |
| JPS59191365A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体装置 |
| DE3584184D1 (de) * | 1984-05-09 | 1991-10-31 | Analog Devices Inc | Verfahren zum herstellen einer ic-scheibe mit vergrabener zenerdiode. |
-
1987
- 1987-01-27 JP JP62015164A patent/JPS63184359A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63184359A (ja) | 1988-07-29 |
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Legal Events
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