JPS59191365A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59191365A JPS59191365A JP58065334A JP6533483A JPS59191365A JP S59191365 A JPS59191365 A JP S59191365A JP 58065334 A JP58065334 A JP 58065334A JP 6533483 A JP6533483 A JP 6533483A JP S59191365 A JPS59191365 A JP S59191365A
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- JP
- Japan
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- layer
- semiconductor
- substrate
- buried layer
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔抄型分野〕
本発明は半導体装置における静笥破壊防止技術に関し、
特にアイソプレーナ分離による半導体集積回路装置（以
下工０と称する）を対象とする。
特にアイソプレーナ分離による半導体集積回路装置（以
下工０と称する）を対象とする。
一つの半導体基体内で種々の半導体素子を組合ゼて回路
を構成した工Ｏにおいては、外部から瞬間的に流れる高
い電圧（主として静電気）Ｋよる素子の破壊を防止する
ために基体上のパヴド（外部端子）と上記素子との間に
保静素子を般けている。この保護素子は例えば半導体基
体内のｐｎ接合を利用した保護ダイオードが使われる。
を構成した工Ｏにおいては、外部から瞬間的に流れる高
い電圧（主として静電気）Ｋよる素子の破壊を防止する
ために基体上のパヴド（外部端子）と上記素子との間に
保静素子を般けている。この保護素子は例えば半導体基
体内のｐｎ接合を利用した保護ダイオードが使われる。
第１図にこれまでバイポーラＩＣに用いられていた保護
ダイオードの一例が示される。
ダイオードの一例が示される。
同図において、１はｐ型Ｓ１（シリコン）２ｉ板（サブ
ストレート）、２はｎ＋型埋込層、３は基板の上にエピ
タキシャル取長させｆｃｎ型Ｓ型層１層はｐ型アイソレ
ーション層で、これによシｎ型８１層３は周囲の他の領
域から電気的に離隔される。５はｐ型（ベース）拡散層
で電極７は保護されるべき素子、たとえはトランジスタ
めエミヴタ又はベースに接続される。８はｎ＋型（エミ
ヴ４１）拡散層で通常ボンディングパダドＰＡＤと他の
トランジスタのエミヅタ又ハヘ−、ｃ （Ｂｏｒ Ｂ
） ｒＷＪを電気的に接続している、９は受面酸化膜（
５１０２膜）であら。
ストレート）、２はｎ＋型埋込層、３は基板の上にエピ
タキシャル取長させｆｃｎ型Ｓ型層１層はｐ型アイソレ
ーション層で、これによシｎ型８１層３は周囲の他の領
域から電気的に離隔される。５はｐ型（ベース）拡散層
で電極７は保護されるべき素子、たとえはトランジスタ
めエミヴタ又はベースに接続される。８はｎ＋型（エミ
ヴ４１）拡散層で通常ボンディングパダドＰＡＤと他の
トランジスタのエミヅタ又ハヘ−、ｃ （Ｂｏｒ Ｂ
） ｒＷＪを電気的に接続している、９は受面酸化膜（
５１０２膜）であら。
介の高い知４圧印）ＪＤ時は、半導体８，５．３で構成
されるＮＰＮトランジスタがＯＮし、正の高い電圧印加
時は、半導体１．２と３，５で構成されるＰ−ＮＰ）ラ
ンリスタがＯＮＬそれぞれ内部素子を保護する働きが有
る。
されるＮＰＮトランジスタがＯＮし、正の高い電圧印加
時は、半導体１．２と３，５で構成されるＰ−ＮＰ）ラ
ンリスタがＯＮＬそれぞれ内部素子を保護する働きが有
る。
ところで、最近の半導体装置の高速化、高集積化に伴い
、素子はますます小型化し、うすいエピタキシャルＳｉ
層において面積を多くとらないアイソプレーナ分離方式
による素子間分離がなされるように々った。
、素子はますます小型化し、うすいエピタキシャルＳｉ
層において面積を多くとらないアイソプレーナ分離方式
による素子間分離がなされるように々った。
このアイソブレーナ分離方式はエピタキシャルＳ１層の
表面の一部をあらかじめエッチして凹部を形成し、この
四部とｐ型基板との間のエピタキシャル層にｐ型アイソ
レーション層を形成するとともに連部酸化によって凹部
上に犀い酸化膜（８１０２１換）を形成することにより
、面積をとらず、かつ表面の平坦性を甚だしく損うこと
のないアイソレーション酸化膜を得るものである。
表面の一部をあらかじめエッチして凹部を形成し、この
四部とｐ型基板との間のエピタキシャル層にｐ型アイソ
レーション層を形成するとともに連部酸化によって凹部
上に犀い酸化膜（８１０２１換）を形成することにより
、面積をとらず、かつ表面の平坦性を甚だしく損うこと
のないアイソレーション酸化膜を得るものである。
このアイソプレーナ分離方式で分離されり価、域に前記
のベース・エミッタ表面を利用した保護ダイオードを形
成しようとする場合、表面の電極以外の部分は厚い酸化
膜で覆われるため第１図で示す形でｎ＋型エミ、り上に
うすい５Ｌ０２Ｂをかふせることができず又、浅いエミ
ッタ表面にＡｔ寛極を伺けることが困難であるなどの問
題があった。
のベース・エミッタ表面を利用した保護ダイオードを形
成しようとする場合、表面の電極以外の部分は厚い酸化
膜で覆われるため第１図で示す形でｎ＋型エミ、り上に
うすい５Ｌ０２Ｂをかふせることができず又、浅いエミ
ッタ表面にＡｔ寛極を伺けることが困難であるなどの問
題があった。
本発明はアイソブレーナ方式によるＩＣにおける静電破
壊防止用のｐΩ接合を利用した保護ダイオード構造を提
供することにある。
壊防止用のｐΩ接合を利用した保護ダイオード構造を提
供することにある。
本願において開示される発明のうち代表的なもののＷ要
を簡単に説明すれば、例えはｐ型半導体基板の上にΩ
型埋込層を介して半導体エピタキシャル層を形成し、こ
の半導体エピタキシャル層の表面に選択的に酸化膜を形
ばすることによって互いにｔ２気的に離隔された島領域
とし、これら島領域に半導体素子を形成した半導体装置
において、一つのｎ 型埋込層を抵抗性とするようにそ
の土の島領域の一部Ｋｎ 型埋込層から電１位取り出
しの汽めの高濃度ｎ＋型層を般け、ｎ＋型岬込層とｐ型
基板との間のｐｎ接合を上記他額竣に形成さｈｉ素子の
保護ダイオードとしたものであシ、これＫより、アイソ
ブレーナ分離構造で静電破壊防止素子を実現したもので
ある。
を簡単に説明すれば、例えはｐ型半導体基板の上にΩ
型埋込層を介して半導体エピタキシャル層を形成し、こ
の半導体エピタキシャル層の表面に選択的に酸化膜を形
ばすることによって互いにｔ２気的に離隔された島領域
とし、これら島領域に半導体素子を形成した半導体装置
において、一つのｎ 型埋込層を抵抗性とするようにそ
の土の島領域の一部Ｋｎ 型埋込層から電１位取り出
しの汽めの高濃度ｎ＋型層を般け、ｎ＋型岬込層とｐ型
基板との間のｐｎ接合を上記他額竣に形成さｈｉ素子の
保護ダイオードとしたものであシ、これＫより、アイソ
ブレーナ分離構造で静電破壊防止素子を実現したもので
ある。
〔実施例〕Ｉ
第２図は本発明によるアイソブレーナ分離された島領域
に静電破壊防止素子を形成した一実施例を示す断面図で
ある。
に静電破壊防止素子を形成した一実施例を示す断面図で
ある。
同図において、１１はｐ−型８１基板、１２はｎ 型埋
込層である。
込層である。
と＋７）！つに一部でｎ＋型埋込層の形成されたｐ−ｍ
基板上に全面にエピタキシャル成長によＪ）８１層（一
部がｎ＋層１４．１５として示される）が形成され、こ
の８１層の一部にアイソブレーナ酸化膜１３が形成され
る。アイソブレーナ酸化膜１３はエピタキシャル成長８
１層の表面の一部Ｋ ８１ Ｎ等をマスクにエッチして
凹部（図示されない）を形成し、この凹部内にｐ型不純
物をイオン打込み後、８１Ｎマスクを耐酸化マスクとし
て連部的低温酸化を行なうことによυ形成するものであ
る。
基板上に全面にエピタキシャル成長によＪ）８１層（一
部がｎ＋層１４．１５として示される）が形成され、こ
の８１層の一部にアイソブレーナ酸化膜１３が形成され
る。アイソブレーナ酸化膜１３はエピタキシャル成長８
１層の表面の一部Ｋ ８１ Ｎ等をマスクにエッチして
凹部（図示されない）を形成し、この凹部内にｐ型不純
物をイオン打込み後、８１Ｎマスクを耐酸化マスクとし
て連部的低温酸化を行なうことによυ形成するものであ
る。
１８は前記ｐ型不純物がｐ型基板１１に接ｆｌ″ｊるよ
うに拡散されたｐ型アイソレーション部である。
うに拡散されたｐ型アイソレーション部である。
１４．１５はアイソブレーナ酸化膜１３をマスクとして
エピタキシャルＢ１層に高濃度ｎ型不純物を導入しｎ
型埋込層１２と接続する高＃度であり、通常ｎｐｎ）ラ
ンリスタのコレクタ取出し部として形成される部分であ
る。この高濃２度ｎ４型層１４．１５はＤ＋型埋込層１
２が抵抗性となるようにアイソプレーナ酸化膜で隔てら
れて、２個所に般けられる。
エピタキシャルＢ１層に高濃度ｎ型不純物を導入しｎ
型埋込層１２と接続する高＃度であり、通常ｎｐｎ）ラ
ンリスタのコレクタ取出し部として形成される部分であ
る。この高濃２度ｎ４型層１４．１５はＤ＋型埋込層１
２が抵抗性となるようにアイソプレーナ酸化膜で隔てら
れて、２個所に般けられる。
１６は一方のＤ＋型層１４上にオーミック◆コンタクト
させたＡｌｔ極でチップの外端子（ＰＡＤ）Ｋ接続され
る。
させたＡｌｔ極でチップの外端子（ＰＡＤ）Ｋ接続され
る。
１７は他方の０＋型層１５上にオーミック・コンタクト
させ７’ＣＡｔ電極で同じチップ（基体）上の保護され
るべきトランジスタのベース又はエミヴタに接続される
。
させ７’ＣＡｔ電極で同じチップ（基体）上の保護され
るべきトランジスタのベース又はエミヴタに接続される
。
このような構造において、外端子（ＰＡＤ）Ｉｃ例λば
静電気の高いやの電圧が瞬時に印加された場合、同図の
Ｄ＋型埋込層１２とｐ−型基板１１との間の接合ダイオ
ードＪ２がＯＮとなり、ｐ−型基板１１からｔ流が渡れ
エミッタ（Ｉｎ）又はベース（Ｂ）の端子に加わる電圧
は少なくなり静電破壊から保護される。
静電気の高いやの電圧が瞬時に印加された場合、同図の
Ｄ＋型埋込層１２とｐ−型基板１１との間の接合ダイオ
ードＪ２がＯＮとなり、ｐ−型基板１１からｔ流が渡れ
エミッタ（Ｉｎ）又はベース（Ｂ）の端子に加わる電圧
は少なくなり静電破壊から保護される。
〔実施例〕■
第３し１は本発明によるアイソブレーナ分離さねた島飴
域に正負両方向の静電破壊防止素子を般けた場合の一実
施例を示す断面図である。
域に正負両方向の静電破壊防止素子を般けた場合の一実
施例を示す断面図である。
同図において（Ａ）で示す区域は前記の実施例１で設明
し女糎雷破壊防止素子と同一構造を有する。
し女糎雷破壊防止素子と同一構造を有する。
同図において（Ｂ）で示す区域は正の裏電圧がＰＡＤに
印加され７１合の破壊防止素子の構造を示している。
印加され７１合の破壊防止素子の構造を示している。
１９は０ 型埋込層の形成さねたｐ型基板の上全面にエ
ピタキシャル防長さ一＋！″ｋｎ型Ｓ１層の一部である
。２０はアイソレージリン酸化膜１３により囲まれたｎ
型８１層表面にｐ型ベース拡散しｆＣｐ型領域である。
ピタキシャル防長さ一＋！″ｋｎ型Ｓ１層の一部である
。２０はアイソレージリン酸化膜１３により囲まれたｎ
型８１層表面にｐ型ベース拡散しｆＣｐ型領域である。
このｐ層領域２０の表面にＡｌ電極２２が般けられ、外
端子（ＰＡＤ）に接続される。２１はアイソレーション
酸化膜１３によシ囲まれた他のｎ型８１層表面に高濃度
Ω 型拡散しｆｃｔ＋＋型埋込層１２に接続するｎ＋型
働域である。このＤ＋型領球２１にＡ！電、極２３が設
けられ例えばｔ源（ｖｏ０’）に接続される。
端子（ＰＡＤ）に接続される。２１はアイソレーション
酸化膜１３によシ囲まれた他のｎ型８１層表面に高濃度
Ω 型拡散しｆｃｔ＋＋型埋込層１２に接続するｎ＋型
働域である。このＤ＋型領球２１にＡ！電、極２３が設
けられ例えばｔ源（ｖｏ０’）に接続される。
この（Ｂ）に示す構造においてはｎ 型埋込層１２が抵
枳分Ｒ２となるとともにｎ 型埋込層１２（ｎ型層１９
）とｐ型慟域２０との間のｐｎ接合Ｊ３が保讃ダイオー
ドとして利用される。
枳分Ｒ２となるとともにｎ 型埋込層１２（ｎ型層１９
）とｐ型慟域２０との間のｐｎ接合Ｊ３が保讃ダイオー
ドとして利用される。
〔実施例〕■
第４図は第３図に示した実施例の改良を示す半導体装置
の部分断面図である。すなわち、第３図に示した半導体
装置の（Ａ）部は埋込層部の抵抗Ｒ，をもつことになる
。この抵抗Ｒ，を回路上加えると不都合な場合、第４図
（Ａ）部に示す如くダイオードのみのパターンとすると
よい。この場合、負のインパルス印加時、内部素子より
も、このダイオードの方が速くＯＮして防止効果を持つ
ことになる。
の部分断面図である。すなわち、第３図に示した半導体
装置の（Ａ）部は埋込層部の抵抗Ｒ，をもつことになる
。この抵抗Ｒ，を回路上加えると不都合な場合、第４図
（Ａ）部に示す如くダイオードのみのパターンとすると
よい。この場合、負のインパルス印加時、内部素子より
も、このダイオードの方が速くＯＮして防止効果を持つ
ことになる。
（１）ｎ＋型埋込層をそのまま抵払分として使用でき、
抵枳値の制御も容易である。Ｄ＋型埋込層よりの電極取
出し部はコレクタ取出し部をそのまま使用でき、浅いエ
ミリタ拡散層への電極数υ付けに此して容易にできる。
抵枳値の制御も容易である。Ｄ＋型埋込層よりの電極取
出し部はコレクタ取出し部をそのまま使用でき、浅いエ
ミリタ拡散層への電極数υ付けに此して容易にできる。
（２）ｎ＋型埋込層よシの電極取出し部としてコレクタ
取出し部とベース拡散層を使用すれは正負両方向の保給
ダイオードとして破壊対の向上ができる。
取出し部とベース拡散層を使用すれは正負両方向の保給
ダイオードとして破壊対の向上ができる。
匂上本発明者によってなされた発明を実施例にもとづき
具体的ＫＢ明したが本発明は上記実施例に限定されるも
のでなく、その要旨を逸脱しない範囲で種々に変更Ｔ＋
］能であることはいうまでもない。
具体的ＫＢ明したが本発明は上記実施例に限定されるも
のでなく、その要旨を逸脱しない範囲で種々に変更Ｔ＋
］能であることはいうまでもない。
本発明はアイソブレーナ分離技術を用いたバイボーラエ
Ｃ（リニア半導体製品）のすべてに応用できるものであ
る。
Ｃ（リニア半導体製品）のすべてに応用できるものであ
る。
第１図はこれまでのバイポーラＩＣに用いられる保護ダ
イオードの一例を示す断面図である。 第２図は本発明によるアイソブレーナ分離された島領塘
に静電破壊防止素子（負方向）を形成した場合の一実鵠
例を示す半導体装置の断面図である。 ４３図は本発明によるアイソブレーナ分離された島佃域
に正負両方向の静を破壊防止素子を形成した場合の一実
施例を示す半導体装置の断面図である。 第４図はさらに本発明の他の実施例を示す半導体装置の
断面図である。 １・・・ｐ−型半導体基板、２・・・Ω＋型埋込層、３
・・・ｎ型エピタキシャル半導体層、４・・・ｐ型アイ
ソレーション部、５・・・ｐ型拡散抵抗、６，７・・・
Ａｌ電極、９・・・酸化膜、１１・・・ｐ−型層１基板
、１２・・・ｎ＋型埋込層、１３・・・連部酸化膜（８
１ｏ２）＆！、１４．１５’・・・ｎ＋型拡散層（コレ
クタ取出し部）、１６．１７・・・Ａｌ電極、１Ｂ・・
・ｐ型チャネルヌト１，７バ、１９・・・Ｊ！Ｉエピタ
キシャルＳｉ層、２０・・・ｐ型拡散ベース、２１・・
−ｎ＋型拡散層（コレクタ取出し部）、２２．２３・・
・Ａｚｔ極。 ジニアリング株式会社 小平市上水本町１４７９番地
イオードの一例を示す断面図である。 第２図は本発明によるアイソブレーナ分離された島領塘
に静電破壊防止素子（負方向）を形成した場合の一実鵠
例を示す半導体装置の断面図である。 ４３図は本発明によるアイソブレーナ分離された島佃域
に正負両方向の静を破壊防止素子を形成した場合の一実
施例を示す半導体装置の断面図である。 第４図はさらに本発明の他の実施例を示す半導体装置の
断面図である。 １・・・ｐ−型半導体基板、２・・・Ω＋型埋込層、３
・・・ｎ型エピタキシャル半導体層、４・・・ｐ型アイ
ソレーション部、５・・・ｐ型拡散抵抗、６，７・・・
Ａｌ電極、９・・・酸化膜、１１・・・ｐ−型層１基板
、１２・・・ｎ＋型埋込層、１３・・・連部酸化膜（８
１ｏ２）＆！、１４．１５’・・・ｎ＋型拡散層（コレ
クタ取出し部）、１６．１７・・・Ａｌ電極、１Ｂ・・
・ｐ型チャネルヌト１，７バ、１９・・・Ｊ！Ｉエピタ
キシャルＳｉ層、２０・・・ｐ型拡散ベース、２１・・
−ｎ＋型拡散層（コレクタ取出し部）、２２．２３・・
・Ａｚｔ極。 ジニアリング株式会社 小平市上水本町１４７９番地
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板の上に一部で第２導亀型埋込
ＭＹ介して牛導体エピタキシャル層ケ形原〔、この半導
体エピタキシャル層の表面に牛導体醇化膜を選択的に形
成することによって互いに電気的に離隔した島俳鰺とし
、これら島飴域に半導体素子を形原した半導体装置であ
って、一つの第２導電型押込層を抵抗性とするようにそ
の上の島ｓＩ鰺の一部に第２導電型埋込層からの電位取
出し領域を汐け、この第２導電型埋込層と第１導電型基
板との間のシ合を他の島佃域に形Ｗされた素子の併置ダ
イオードとしたことを％像とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065334A JPS59191365A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065334A JPS59191365A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191365A true JPS59191365A (ja) | 1984-10-30 |
| JPH0475660B2 JPH0475660B2 (ja) | 1992-12-01 |
Family
ID=13283916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065334A Granted JPS59191365A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63184359A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | 半導体装置の入力保護回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326686A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Protection circuit device for semi conductor |
| JPS587845A (ja) * | 1981-07-06 | 1983-01-17 | Seiko Instr & Electronics Ltd | バイポ−ラ集積回路の保護回路 |
-
1983
- 1983-04-15 JP JP58065334A patent/JPS59191365A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5326686A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Protection circuit device for semi conductor |
| JPS587845A (ja) * | 1981-07-06 | 1983-01-17 | Seiko Instr & Electronics Ltd | バイポ−ラ集積回路の保護回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63184359A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | 半導体装置の入力保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475660B2 (ja) | 1992-12-01 |
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