JPH04140880A - ベクトル処理装置 - Google Patents
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- JPH04140880A JPH04140880A JP2264139A JP26413990A JPH04140880A JP H04140880 A JPH04140880 A JP H04140880A JP 2264139 A JP2264139 A JP 2264139A JP 26413990 A JP26413990 A JP 26413990A JP H04140880 A JPH04140880 A JP H04140880A
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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- G—PHYSICS
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクトル処理装置に関し、特にベクトルデータ
を処理するベクトル処理装置に関する。
を処理するベクトル処理装置に関する。
従来のベクトル処理装置は、例えば米国特許第４１２８
８８０公報に開示されているように、ベクトルデータを
格納するメモリと、このメモリからのベクトルデータを
保持する８個のレジスタとを有し、８個のレジスタはそ
れぞれメモリとの間でデータの授受を行っている。
８８０公報に開示されているように、ベクトルデータを
格納するメモリと、このメモリからのベクトルデータを
保持する８個のレジスタとを有し、８個のレジスタはそ
れぞれメモリとの間でデータの授受を行っている。
上述した従来のベクトル処理装置は、ベクトルデータの
メモリ上の参照すべきアドレスがベクトルデータで表わ
される間接ベクトルのアクセス機能を付加しようとする
と、ベクトルレジスタとメモリとの闇に新たなパスを設
ける必要がある。また、最近の傾向としてプロセッサ数
を増やしたり、ベクトルバイブラインの数を増やすなど
同時処理で演算性能を高めるというのが一般的であり、
１つのパスを設けるということは複数のパスを設けるこ
とになりハードウェア量が増大するという欠点がある。
メモリ上の参照すべきアドレスがベクトルデータで表わ
される間接ベクトルのアクセス機能を付加しようとする
と、ベクトルレジスタとメモリとの闇に新たなパスを設
ける必要がある。また、最近の傾向としてプロセッサ数
を増やしたり、ベクトルバイブラインの数を増やすなど
同時処理で演算性能を高めるというのが一般的であり、
１つのパスを設けるということは複数のパスを設けるこ
とになりハードウェア量が増大するという欠点がある。
本発明のベクトル処理装置は、スカラデータおよびベク
トルデータを格納するメモリと、少なくとも１つの要素
で構成される前記ベクトルデータがそれぞれ保持される
複数のベクトルレジスタを有するベクトルデータ制御部
と、前記メモリと前記ベクトルレジスタ間のデータ転送
のとき前記メモリと前記ベクトルデータ制御部との間に
データ授受のためのパスを有するメモリ制御部とを備え
、前記ベクトルレジスタに保持されているベクトルデー
タの要素が前記メモリのアドレスを示す間接ベクトルで
あるときこの間接ベクトルのアドレスを前記パスを用い
て前記メモリ制御部に送って前記間接ベクトルの処理を
行なうことを特徴とする。
トルデータを格納するメモリと、少なくとも１つの要素
で構成される前記ベクトルデータがそれぞれ保持される
複数のベクトルレジスタを有するベクトルデータ制御部
と、前記メモリと前記ベクトルレジスタ間のデータ転送
のとき前記メモリと前記ベクトルデータ制御部との間に
データ授受のためのパスを有するメモリ制御部とを備え
、前記ベクトルレジスタに保持されているベクトルデー
タの要素が前記メモリのアドレスを示す間接ベクトルで
あるときこの間接ベクトルのアドレスを前記パスを用い
て前記メモリ制御部に送って前記間接ベクトルの処理を
行なうことを特徴とする。
次に本発明について図面を参照して詳細に説明する。第
１図は本発明の一実施例を示すブロック図である。
１図は本発明の一実施例を示すブロック図である。
命令制御部１は、プログラム命令の解読・実行を制御し
、解読された結果に応じて結線１０１経由でベクトルデ
ータ制御部２を制御し結線１０２経由でメモリ制御部３
の制御を行なう。
、解読された結果に応じて結線１０１経由でベクトルデ
ータ制御部２を制御し結線１０２経由でメモリ制御部３
の制御を行なう。
ベクトルデータ制御部２は、第２図に示すようにベクト
ルデータを保持する複数のベクトルレジスタ部１１−１
〜１１−８およびベクトル演算器群１２とを有し、命令
制御部１からの指示によりベクトルレジスタ部１１の選
択、読出し、ベクトル演算の実行およびベクトルレジス
タ部１１への書込みを行う。
ルデータを保持する複数のベクトルレジスタ部１１−１
〜１１−８およびベクトル演算器群１２とを有し、命令
制御部１からの指示によりベクトルレジスタ部１１の選
択、読出し、ベクトル演算の実行およびベクトルレジス
タ部１１への書込みを行う。
また、ベクトルレジスタ部１］の内容をメモリ部４に書
込む場合は結線１０３経由でメモリ制御部３へ読出され
たデータ、アドレス、またはアドレスとデータが送られ
る。メモリ制御部３は、命令制御部１から送られてくる
リクエスト情報およびベクトルデータ制御部２から送ら
れてくるデータ、アドレスに基いて結線１０４経由でメ
モリ部４に対してアクセスを行なう。
込む場合は結線１０３経由でメモリ制御部３へ読出され
たデータ、アドレス、またはアドレスとデータが送られ
る。メモリ制御部３は、命令制御部１から送られてくる
リクエスト情報およびベクトルデータ制御部２から送ら
れてくるデータ、アドレスに基いて結線１０４経由でメ
モリ部４に対してアクセスを行なう。
第２図は本実施例のベクトルデータ制御部２の詳細ブロ
ック図である。
ック図である。
コマンドデコード部１０は命令制御部１から結線１０１
経由で制御情報を受けて解読し、ベクトルレジスタ１１
の読出し、および書込みの制御情報を結線１１１−１〜
１１１．−８経由でベクトルレジスタ部１１−１〜１１
−８にそれぞれ供給する。また、ベクトル演算の制御情
報が結線１１２経由でベクトル演算器群１２に供給し、
選択回路１３の選択信号が結線１１３経由で選択回路１
３に供給される。
経由で制御情報を受けて解読し、ベクトルレジスタ１１
の読出し、および書込みの制御情報を結線１１１−１〜
１１１．−８経由でベクトルレジスタ部１１−１〜１１
−８にそれぞれ供給する。また、ベクトル演算の制御情
報が結線１１２経由でベクトル演算器群１２に供給し、
選択回路１３の選択信号が結線１１３経由で選択回路１
３に供給される。
ベクトルレジスタ部１１−１〜１１−８はベクトルレジ
スタの他に読出し制御部および書込み制御部を有してお
り、コマンドデコード部１０からの指示に基いて動作す
る。ベクトルレジスタ部１１−１〜１１−８から読出さ
れたデータはそれぞれ結線１１４−１〜１１４−８経由
でベクトル演算器群１２および選択回路１３に供給され
る。また、ベクトルレジスタ部１１−１〜１１．−８へ
の書込みデータはベクトル演算器群１２・から結線１１
５−１〜１１５−８経由でそれぞれ供給される。ベクト
ル演算器群１２は、ベクトルレジスタ部１１−１〜１１
−８から供給されるデータで、コマンドデコード部１ｏ
からの指示により演算を行い、演算結果が結線１１５−
１〜１１５−８経由でベクトルレジスタ部１１−１〜１
１−８に供給される。
スタの他に読出し制御部および書込み制御部を有してお
り、コマンドデコード部１０からの指示に基いて動作す
る。ベクトルレジスタ部１１−１〜１１−８から読出さ
れたデータはそれぞれ結線１１４−１〜１１４−８経由
でベクトル演算器群１２および選択回路１３に供給され
る。また、ベクトルレジスタ部１１−１〜１１．−８へ
の書込みデータはベクトル演算器群１２・から結線１１
５−１〜１１５−８経由でそれぞれ供給される。ベクト
ル演算器群１２は、ベクトルレジスタ部１１−１〜１１
−８から供給されるデータで、コマンドデコード部１ｏ
からの指示により演算を行い、演算結果が結線１１５−
１〜１１５−８経由でベクトルレジスタ部１１−１〜１
１−８に供給される。
選択回路１３はメモリ制御部３へ供給するデータを選択
する回路であり、ベクトルレジスタ部１１−１〜１１−
８から読出されたデータが与えられたコマンドデーコー
ド部１０から供給される制御情報に基いて選択されて、
結線１０３経由でメモリ制御部３に供給される。
する回路であり、ベクトルレジスタ部１１−１〜１１−
８から読出されたデータが与えられたコマンドデーコー
ド部１０から供給される制御情報に基いて選択されて、
結線１０３経由でメモリ制御部３に供給される。
第３図は本実施例のベクトルレジスタ部１１〕〜１１−
８の詳細ブロック図である。
８の詳細ブロック図である。
ベクトルレジスタ２１は、ベクトルデータが保持される
複数エントリからなる。ベクトル演算器群１２から結線
１１５経由で供給されるデータをフラグ２２が「１」で
ある時、カウンタ２３で示されるエントリに書込み、ま
た、カウンタ２８て示されるエントリからデータが読出
され、結線１１４（第２図では１１４−１〜１．１４−
８）経由で第２図のベクトル演算器群１２に供給される
。
複数エントリからなる。ベクトル演算器群１２から結線
１１５経由で供給されるデータをフラグ２２が「１」で
ある時、カウンタ２３で示されるエントリに書込み、ま
た、カウンタ２８て示されるエントリからデータが読出
され、結線１１４（第２図では１１４−１〜１．１４−
８）経由で第２図のベクトル演算器群１２に供給される
。
書込フラグ２２は図示されない線によりコマンドデコー
ド部１０からの指示で「１」にセットおよびｒ□、にリ
セットし、ベクトルレジスタ２１への書込み指示および
書込アト−レスカウンタ２３の歩進指示を行う。書込ア
ドレスカウンタ２３は図示されない線によりコマンドデ
コード部１０からの指示で初期化（エントリ「０」を指
す値）され、書込フラグ２２が「１」の期間歩進され、
書込みエントリをベクトルレジスタ２１に指示する。
ド部１０からの指示で「１」にセットおよびｒ□、にリ
セットし、ベクトルレジスタ２１への書込み指示および
書込アト−レスカウンタ２３の歩進指示を行う。書込ア
ドレスカウンタ２３は図示されない線によりコマンドデ
コード部１０からの指示で初期化（エントリ「０」を指
す値）され、書込フラグ２２が「１」の期間歩進され、
書込みエントリをベクトルレジスタ２１に指示する。
フラグ２４〜２６は読出アドレスカウンタ２８の制御フ
ラグで、フラグ２４は読出し中を示し、フラグ２５は間
接ベクトルによりメモリへの書込みであることを示し、
フラグ２７は間接ベクトルによるメモリへの書込みであ
る場合の歩進タイミングを示す。フラグ２４および２５
は図示されない線によりコマンドデコ−ド部１０からの
指示で「１」にセットまたは、「０」にリセットされる
。フラグ２６は図示されない線によりコマンドデコード
部１０からの指示で「０」にリセットされ、クロックサ
イクル毎にＩ’１」、ｒＱＪ値を反転させる。続出アド
レスカウンタ２８は、論理回路２７によってフラグ２４
および２５がそれぞれｒｌ、、ｒ□」であること、また
はフラグ２４〜２６がそれぞれｒｌ、、ｒｌ、、ｒｌ」
であることを検出して歩進され、読出すべきベクトルレ
ジスタ２１のエントリを指示する。
ラグで、フラグ２４は読出し中を示し、フラグ２５は間
接ベクトルによりメモリへの書込みであることを示し、
フラグ２７は間接ベクトルによるメモリへの書込みであ
る場合の歩進タイミングを示す。フラグ２４および２５
は図示されない線によりコマンドデコ−ド部１０からの
指示で「１」にセットまたは、「０」にリセットされる
。フラグ２６は図示されない線によりコマンドデコード
部１０からの指示で「０」にリセットされ、クロックサ
イクル毎にＩ’１」、ｒＱＪ値を反転させる。続出アド
レスカウンタ２８は、論理回路２７によってフラグ２４
および２５がそれぞれｒｌ、、ｒ□」であること、また
はフラグ２４〜２６がそれぞれｒｌ、、ｒｌ、、ｒｌ」
であることを検出して歩進され、読出すべきベクトルレ
ジスタ２１のエントリを指示する。
第４図は本実施例のメモリ制御部３の詳細ブロック図で
ある。
ある。
リクエスト制御部３１は命令制御部１から送られてくる
メモリアクセス制御情報に基づきメモリ４へのアクセス
の制御を行ない、リクエスト信号およびアドレスが結Ｉ
Ｅ１０４−１経由でメモリ部４に供給される。また、ベ
クトルレジスタ２１．の内容をメモリに書込む場合には
メモリ制御部３のバッファ３２−１および３２−２の読
出しを制御し、また、間接ベクトル時にはバッファ３２
−１からアドレスの供給を受け、アクセス時にバッファ
３２−２からデータを読出してアクセスの制御を行なう
。
メモリアクセス制御情報に基づきメモリ４へのアクセス
の制御を行ない、リクエスト信号およびアドレスが結Ｉ
Ｅ１０４−１経由でメモリ部４に供給される。また、ベ
クトルレジスタ２１．の内容をメモリに書込む場合には
メモリ制御部３のバッファ３２−１および３２−２の読
出しを制御し、また、間接ベクトル時にはバッファ３２
−１からアドレスの供給を受け、アクセス時にバッファ
３２−２からデータを読出してアクセスの制御を行なう
。
バッファ３２−１および３２−２はベクトルデータ制御
部２から結線１０３経由で送られてくるデータまたは間
接ベクトルのアドレスを保持し、間接ベクトルアクセス
時にはアドレスがバッファ３２−１に保持されデータが
バッファ３２−２に保持され通常のライト時にはバッフ
ァ３２−１． 。
部２から結線１０３経由で送られてくるデータまたは間
接ベクトルのアドレスを保持し、間接ベクトルアクセス
時にはアドレスがバッファ３２−１に保持されデータが
バッファ３２−２に保持され通常のライト時にはバッフ
ァ３２−１． 。
３２−２の両方に保持される。間接ベクトルのアドレス
は、リクエスト制御部３１に供給され、データが切替回
路３３に供給される。バッファの読出しエントリ、およ
び書込みエントリはリクエスト制御部３１により制御さ
れる。
は、リクエスト制御部３１に供給され、データが切替回
路３３に供給される。バッファの読出しエントリ、およ
び書込みエントリはリクエスト制御部３１により制御さ
れる。
切替回路３３はバッファ３２−１および３２２から読出
されたデータをリクエスト制御部３１の指示により切替
えられて結線１０４−２経由でメモリ部４に供給される
。
されたデータをリクエスト制御部３１の指示により切替
えられて結線１０４−２経由でメモリ部４に供給される
。
次に動作について説明する９
ベクトルレジスタに保持されているベクトルデータの通
常ライト時（先頭アドレスと要素間間隔でベクトルデー
タの各要素をメモリに書込む場合）には命令制御部１で
命令をデコードし、先頭アドレスおよび要素間間隔をメ
モリ制御部３に送ると同時にどのベクトルレジスタのベ
クトルデータをメモリに書くかを示す情報（ベクトルレ
ジスタ番号）をベクトルデータ制御部２のコマンドデコ
ード部１０に送り、コマンドデコード部１０ではベクト
ルレジスタ番号を選択回路１３に送り、指定されたベク
トルレジスタのデータを選択してメモリ制御部３に送る
。また、指定されたベクトルレジスタに対する読出し制
御のフラグ２４を「ＩＪにセットし、フラグ２５が「０
」のままなので指定されたベクトルレジスタに対する読
出しアドレスカウンタは毎サイクル歩進され、ベクトル
レジスタに保持されているデータが順次読出され、選択
回路１３を経てメモリ制御部３内のバッファ３２−１お
よび３２−２に取込まれる。
常ライト時（先頭アドレスと要素間間隔でベクトルデー
タの各要素をメモリに書込む場合）には命令制御部１で
命令をデコードし、先頭アドレスおよび要素間間隔をメ
モリ制御部３に送ると同時にどのベクトルレジスタのベ
クトルデータをメモリに書くかを示す情報（ベクトルレ
ジスタ番号）をベクトルデータ制御部２のコマンドデコ
ード部１０に送り、コマンドデコード部１０ではベクト
ルレジスタ番号を選択回路１３に送り、指定されたベク
トルレジスタのデータを選択してメモリ制御部３に送る
。また、指定されたベクトルレジスタに対する読出し制
御のフラグ２４を「ＩＪにセットし、フラグ２５が「０
」のままなので指定されたベクトルレジスタに対する読
出しアドレスカウンタは毎サイクル歩進され、ベクトル
レジスタに保持されているデータが順次読出され、選択
回路１３を経てメモリ制御部３内のバッファ３２−１お
よび３２−２に取込まれる。
メモリ制御部３内のリクエスト制御部３１は、命令制御
部１から受けた先頭要素のアドレスおよび要素間間隔を
基にして各要素のアドレスを生成し、ベクトルデータ制
御部２から送られてきたデータをバッファ３２−１およ
び３２−２から読出してメモリ部４に対するアクセスを
行ない、バッファの読出しの速さは要素間距離から判断
して決定される。
部１から受けた先頭要素のアドレスおよび要素間間隔を
基にして各要素のアドレスを生成し、ベクトルデータ制
御部２から送られてきたデータをバッファ３２−１およ
び３２−２から読出してメモリ部４に対するアクセスを
行ない、バッファの読出しの速さは要素間距離から判断
して決定される。
次に、間接ベクトルアクセス時には、命令制御部１で命
令をデコードすると、メモリ制御部３に対してはリクエ
スト情報として間接ベクトルであることを通知する。ま
た、ベクトルデータ制御部２に対してはアドレスのベク
トルレジスタ番号、およびデータのベクトルレジスタ番
号を通知する。ベクトルデータ制御部２内のコマンド部
１０は間接ベクトルアクセスなので指定された２つのベ
クトルレジスタに対応した読出し制御部のフラグ２４お
よび２５を’ＩＪにセットする。またフラグ２６は「０
」にされた後、毎サイクル「１」、「Ｏ」が反転するた
め、指定された２つのベクトルレジスタに対応した読出
しアドレスカウンタ２８は２クロツクサイクル毎に歩進
され、２クロツクサイクルで２つのベクトルレジスタに
保持されているベクトルデータの対応する要素が初めに
アドレス後にデータの順で選択回路１３で選択されてメ
モリ制御部３に送られる。
令をデコードすると、メモリ制御部３に対してはリクエ
スト情報として間接ベクトルであることを通知する。ま
た、ベクトルデータ制御部２に対してはアドレスのベク
トルレジスタ番号、およびデータのベクトルレジスタ番
号を通知する。ベクトルデータ制御部２内のコマンド部
１０は間接ベクトルアクセスなので指定された２つのベ
クトルレジスタに対応した読出し制御部のフラグ２４お
よび２５を’ＩＪにセットする。またフラグ２６は「０
」にされた後、毎サイクル「１」、「Ｏ」が反転するた
め、指定された２つのベクトルレジスタに対応した読出
しアドレスカウンタ２８は２クロツクサイクル毎に歩進
され、２クロツクサイクルで２つのベクトルレジスタに
保持されているベクトルデータの対応する要素が初めに
アドレス後にデータの順で選択回路１３で選択されてメ
モリ制御部３に送られる。
コマンドデコード部１０は、命令制御部１から受けた２
つのベクトルレジスタ番号をサイクル毎にアドレス、デ
ータ、の順で交互に選択回路１３に送り、アドレスとデ
ータが交互に送られるよう制御する。メモリ制御部３で
は、ベクトルデータ制御部から送られてくるアドレス、
およびデータをそれぞれ３２−１、および３２−２に取
込むよう、リクエスト制御部３１が書込み指示を行なう
、アドレス情報がバッファ３２−１に入り始めると、ア
ドレスが順次リクエスト制御部に送られ、アドレスのバ
ンクの状態が２クロツクサイクルかけてチエツクされ、
使用可であれば次のアドレスをリクエスト制御部に送る
よう読出し制御を行なう、また、バッファ３２−２の歩
進もバンクが使用可能であるという条件で行なわれ、バ
ンクの使用状態のチエツクに２クロツクサイクルを要す
るため性能低下は生じない。
つのベクトルレジスタ番号をサイクル毎にアドレス、デ
ータ、の順で交互に選択回路１３に送り、アドレスとデ
ータが交互に送られるよう制御する。メモリ制御部３で
は、ベクトルデータ制御部から送られてくるアドレス、
およびデータをそれぞれ３２−１、および３２−２に取
込むよう、リクエスト制御部３１が書込み指示を行なう
、アドレス情報がバッファ３２−１に入り始めると、ア
ドレスが順次リクエスト制御部に送られ、アドレスのバ
ンクの状態が２クロツクサイクルかけてチエツクされ、
使用可であれば次のアドレスをリクエスト制御部に送る
よう読出し制御を行なう、また、バッファ３２−２の歩
進もバンクが使用可能であるという条件で行なわれ、バ
ンクの使用状態のチエツクに２クロツクサイクルを要す
るため性能低下は生じない。
なお、本実施例において、命令制御部はメモリ制御部か
らバッファ３２−１、および３２−２の使用状況を受け
、使用可能でなければベクトルデータ制御部２およびメ
モリ制御部３に対するベクトルデータのメモリへの書込
み要求、または間接ベクトルのアクセス要求を保留する
。
らバッファ３２−１、および３２−２の使用状況を受け
、使用可能でなければベクトルデータ制御部２およびメ
モリ制御部３に対するベクトルデータのメモリへの書込
み要求、または間接ベクトルのアクセス要求を保留する
。
以上説明したように本発明は、ベクトルレジスタからメ
モリに書込むためのパスを利用して間接ベクトルのアド
レスを送り、また、間接ベクトルをアクセスする際にス
トアデータのためのバ・ンファがアドレスを保持するこ
とにより、少ないハードウェア量で性能低下を招くこと
なく間接ベクトルのメモリへのアクセスを行なうことが
できるという効果がある。
モリに書込むためのパスを利用して間接ベクトルのアド
レスを送り、また、間接ベクトルをアクセスする際にス
トアデータのためのバ・ンファがアドレスを保持するこ
とにより、少ないハードウェア量で性能低下を招くこと
なく間接ベクトルのメモリへのアクセスを行なうことが
できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例のベクトルデータ制御部の詳細ブロック図、第
３図は本実施例のベクトルレジスタ部の詳細ブロック図
、第４図は本実施例のメモリ制御部の詳細のブロック図
である。 １・・・命令制御部、２・・・ベクトルデータ制御部、
３・・・メモリ制御部、４・・・メモリ部、１０・・・
コマンドデコード部、１１−１〜１１−８・・・ベクト
ルレジスタ部、１２・・・ベクトル演算器群、１３・・
・選択回路、２１・・・ベクトルレジスタ、２２・・・
書込フラグ、２３・・・書込アドレスカウンタ、２４．
２５２６・・・フラグ、２７・・・論理回路、２８・・
・読出アドレスカウンタ、３１・・・リクエスト制御部
、３２−１．３２−２・・・バッファ、３３・・・切換
回路。
本実施例のベクトルデータ制御部の詳細ブロック図、第
３図は本実施例のベクトルレジスタ部の詳細ブロック図
、第４図は本実施例のメモリ制御部の詳細のブロック図
である。 １・・・命令制御部、２・・・ベクトルデータ制御部、
３・・・メモリ制御部、４・・・メモリ部、１０・・・
コマンドデコード部、１１−１〜１１−８・・・ベクト
ルレジスタ部、１２・・・ベクトル演算器群、１３・・
・選択回路、２１・・・ベクトルレジスタ、２２・・・
書込フラグ、２３・・・書込アドレスカウンタ、２４．
２５２６・・・フラグ、２７・・・論理回路、２８・・
・読出アドレスカウンタ、３１・・・リクエスト制御部
、３２−１．３２−２・・・バッファ、３３・・・切換
回路。
Claims (1)
- 【特許請求の範囲】 １、スカラデータおよびベクトルデータを格納するメモ
リと、少なくとも１つの要素で構成される前記ベクトル
データがそれぞれ保持される複数のベクトルレジスタを
有するベクトルデータ制御部と、前記メモリと前記ベク
トルレジスタ間のデータ転送のとき前記メモリと前記ベ
クトルデータ制御部との間にデータ授受のためのパスを
有するメモリ制御部とを備え、前記ベクトルレジスタに
保持されているベクトルデータの要素が前記メモリのア
ドレスを示す間接ベクトルであるときこの間接ベクトル
のアドレスを前記パスを用いて前記メモリ制御部に送っ
て前記間接ベクトルの処理を行なうことを特徴とするベ
クトル処理装置。 ２、前記間接ベクトルが前記メモリに書込まれるとき前
記間接ベクトルのアドレスと前記メモリに対する書込み
データとを前記パスを用いて交互に前記ベクトルデータ
制御部から前記メモリ制御部に送り前記間接ベクトルの
処理を行うことを特徴とする請求項１記載のベクトル処
理装置。 ３、前記メモリ制御部は前記ベクトルデータ制御部から
送られてくるデータが保持されるエントリー数の複数の
バッファを有し、このバッファが前記メモリへの書込み
データと前記間接ベクトルのアドレスとを保持すること
を特徴とする請求項１記載のベクトル処理装置。
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