JPH0414095A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH0414095A JPH0414095A JP2118192A JP11819290A JPH0414095A JP H0414095 A JPH0414095 A JP H0414095A JP 2118192 A JP2118192 A JP 2118192A JP 11819290 A JP11819290 A JP 11819290A JP H0414095 A JPH0414095 A JP H0414095A
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- JP
- Japan
- Prior art keywords
- memory
- access
- character data
- image
- ram
- Prior art date
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- Pending
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- Processing Or Creating Images (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、画像データを生成して画像出力装置に画像
データを転送する画像処理装置に関するものである。
データを転送する画像処理装置に関するものである。
第３図は、この種の従来の画像処理装置の構成を示すブ
ロック図であり、図中１は画像データを生成するための
コマンドを発行するホスト計算機、２はコマンドを解釈
して画像データを生成するためのプログラムを実行する
中央処理装置であるのデータを格納するＲＡＭ、３はア
ウトライン・フォントデータを文字データに展開する文
字ブタ展開回路、４はホスト計算機１からのコマンドが
書き込まれ、又ＣＰＵ２及び文字データ展開回路３によ
って生成された画像データが格納される第１のメモリと
してのイメージＲＡＭ、５は文字データ展開回路３が文
字データ（ラスタ・イメジ・データ）に展開するための
アウトライン・フォントデータを格納する第２のメモリ
としてのフォントＲＡＭ、６は文字データ展開回路３が
文字データに展開するためのアウトライン・フォントデ
ータを予め格納するフォントＲＯＭ、７はイメジＲＡＭ
４に生成された画像データを出力するプリンタ装置であ
る。
ロック図であり、図中１は画像データを生成するための
コマンドを発行するホスト計算機、２はコマンドを解釈
して画像データを生成するためのプログラムを実行する
中央処理装置であるのデータを格納するＲＡＭ、３はア
ウトライン・フォントデータを文字データに展開する文
字ブタ展開回路、４はホスト計算機１からのコマンドが
書き込まれ、又ＣＰＵ２及び文字データ展開回路３によ
って生成された画像データが格納される第１のメモリと
してのイメージＲＡＭ、５は文字データ展開回路３が文
字データ（ラスタ・イメジ・データ）に展開するための
アウトライン・フォントデータを格納する第２のメモリ
としてのフォントＲＡＭ、６は文字データ展開回路３が
文字データに展開するためのアウトライン・フォントデ
ータを予め格納するフォントＲＯＭ、７はイメジＲＡＭ
４に生成された画像データを出力するプリンタ装置であ
る。
次にこの従来例の動作について説明する。まずホスト計
算機ｌは画像データを生成するためのコマンドをイメー
ジＲＡＭ４に書き込む。ＣＰＵ２はプログラムＲＯＭ２
−１とプログラム実行用ＲＡＭ２−２を用いてイメージ
ＲＡＭ４上のコマンドを解釈し、文字を生成するコマン
ドの場合は文字データ展開回路３に文字データを生成さ
せるためにイメージＲＡＭ４上にコマンドを書き込み、
文字データ展開回路３に文字データに展開するための起
動をかける。文字データ展開回路３はＣＰＵ２から起動
をかけられると、フォントＲＡＭ５あるいはフォントＲ
ＯＭ６よりアウトライン・フォントデータを読み出し、
イメージＲＡＭＪ上に文字データをラスタ・イメージの
形で展開して生成し、ＣＰＵ２に生成終了の報告を行う
。ＣＰＵ２はこれによりホスト計算機１ヘコマンド実行
完了の報告を行う。
算機ｌは画像データを生成するためのコマンドをイメー
ジＲＡＭ４に書き込む。ＣＰＵ２はプログラムＲＯＭ２
−１とプログラム実行用ＲＡＭ２−２を用いてイメージ
ＲＡＭ４上のコマンドを解釈し、文字を生成するコマン
ドの場合は文字データ展開回路３に文字データを生成さ
せるためにイメージＲＡＭ４上にコマンドを書き込み、
文字データ展開回路３に文字データに展開するための起
動をかける。文字データ展開回路３はＣＰＵ２から起動
をかけられると、フォントＲＡＭ５あるいはフォントＲ
ＯＭ６よりアウトライン・フォントデータを読み出し、
イメージＲＡＭＪ上に文字データをラスタ・イメージの
形で展開して生成し、ＣＰＵ２に生成終了の報告を行う
。ＣＰＵ２はこれによりホスト計算機１ヘコマンド実行
完了の報告を行う。
このような動作を繰り返し１ペ一ジ分の画像ブタが生成
されると、ホスト計算機ｌはＣＰＵ２に対して画像デー
タ出力のコマンドを発行する。
されると、ホスト計算機ｌはＣＰＵ２に対して画像デー
タ出力のコマンドを発行する。
ＣＰＵ２はこれにより１ペ一ジ分の画像データをプリン
タ装置７に転送して処理を終了する。
タ装置７に転送して処理を終了する。
従来の画像処理装置では、ホスト計算機１゜ＣＰＵ２及
び文字データ展開回路３はイメージＲＡＭ４及びフォン
トＲＡＭ５に対して排他的に独立してしかアクセス出来
ず、他がアクセスしている時は、そのアクセスが終了す
るまで待たされるため、処理速度がおそくなるという問
題点があった。
び文字データ展開回路３はイメージＲＡＭ４及びフォン
トＲＡＭ５に対して排他的に独立してしかアクセス出来
ず、他がアクセスしている時は、そのアクセスが終了す
るまで待たされるため、処理速度がおそくなるという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ホスト計算機、中央処理装置、及び文字デー
タ展開回路が同時にメモリアクセスを可能とし、処理速
度の向上を図れる画像処理装置を得ることを目的とする
。
たもので、ホスト計算機、中央処理装置、及び文字デー
タ展開回路が同時にメモリアクセスを可能とし、処理速
度の向上を図れる画像処理装置を得ることを目的とする
。
この発明に係る画像処理装置は、計算機１、中央処理装
置２及び文字データ展開回路３からの各メモリアクセス
要求を区別し、該メモリアクセス要求に優先順位を付け
て少なくとも第１のメモリ（イメージＲＡＭ４）あるい
は／及び第２のメモリ （フォントＲＡＭ５）の領域を
分割してアクセスするように制御するメモリ制御回路８
を備えたことを特徴とするものである。
置２及び文字データ展開回路３からの各メモリアクセス
要求を区別し、該メモリアクセス要求に優先順位を付け
て少なくとも第１のメモリ（イメージＲＡＭ４）あるい
は／及び第２のメモリ （フォントＲＡＭ５）の領域を
分割してアクセスするように制御するメモリ制御回路８
を備えたことを特徴とするものである。
メモリ制御回路８は、計算機１、中央処理装置２及び文
字データ展開回路３からの各メモリアクセス要求を区別
し、該メモリアクセス要求に優先順位を付けて少なくと
も第１のメモリ （イメージＲＡＭ４）あるいは／及び
第２のメモリ （フォントＲＡＭ５）の領域を分割して
アクセスするように制御部する。
字データ展開回路３からの各メモリアクセス要求を区別
し、該メモリアクセス要求に優先順位を付けて少なくと
も第１のメモリ （イメージＲＡＭ４）あるいは／及び
第２のメモリ （フォントＲＡＭ５）の領域を分割して
アクセスするように制御部する。
（実施例〕
第１図は、この発明の一実施例に係る画像処理装置の構
成を示すブロック図である。第１図において、第３図に
示す構成要素に対応するものには同一の符号を付し、そ
の説明を省略する。第１図において、８はホスト計算機
１、ＣＰＵ２及び文字データ展開回路３からの各メモリ
アクセス要求を区別し、該メモリアクセス要求に優先順
位を付けて少なくともイメージＲＡＭ４あるいは／及び
フォントＲＡＭ５の領域を分割してアクセスするように
制御するメモリ制御回路である。
成を示すブロック図である。第１図において、第３図に
示す構成要素に対応するものには同一の符号を付し、そ
の説明を省略する。第１図において、８はホスト計算機
１、ＣＰＵ２及び文字データ展開回路３からの各メモリ
アクセス要求を区別し、該メモリアクセス要求に優先順
位を付けて少なくともイメージＲＡＭ４あるいは／及び
フォントＲＡＭ５の領域を分割してアクセスするように
制御するメモリ制御回路である。
第２図は上記メモリ制御回路８の構成を示すブロック図
である。第２図において、９は少なくともイメージＲＡ
Ｍ４あるいは／及びフォントＲＡＭ５の領域を分割して
制御するためのメモリバンク制御部、１０はホスト計算
機１、ＣＰＵ２及び文字データ展開回路３からの各メモ
リアクセス要求（メモリ制御信号）を区別するためのリ
クエストセレクト制御部、１１はホスト計算機１．ＣＰ
Ｕ２及び文字データ展開回路３からのメモリアクセス要
求とＤＲＡＭ素子のりフレッシュ要求とを調停し、優先
順位を付けてイメージＲＡＭ４あるいは／及びフォント
ＲＡＭ５に対してメモリアクセスを行い、それぞれのア
クセス要求に応じたアクノリッジ信号（Ａ ＣＫ信号）
をホスト計算機１、ＣＰＵ２及び文字データ展開回路３
に返す処理を行うメモリアクセス調停部である。このメ
モリ制御回路８は、ホスト計算機１．ＣＰＵ２、及び文
字データ展開回路３の３方向からの異なったメモリアク
セス要求を調停し、またＤＲＡＭ特有のリフレッシュを
も合わせて調停できる構成になっている。
である。第２図において、９は少なくともイメージＲＡ
Ｍ４あるいは／及びフォントＲＡＭ５の領域を分割して
制御するためのメモリバンク制御部、１０はホスト計算
機１、ＣＰＵ２及び文字データ展開回路３からの各メモ
リアクセス要求（メモリ制御信号）を区別するためのリ
クエストセレクト制御部、１１はホスト計算機１．ＣＰ
Ｕ２及び文字データ展開回路３からのメモリアクセス要
求とＤＲＡＭ素子のりフレッシュ要求とを調停し、優先
順位を付けてイメージＲＡＭ４あるいは／及びフォント
ＲＡＭ５に対してメモリアクセスを行い、それぞれのア
クセス要求に応じたアクノリッジ信号（Ａ ＣＫ信号）
をホスト計算機１、ＣＰＵ２及び文字データ展開回路３
に返す処理を行うメモリアクセス調停部である。このメ
モリ制御回路８は、ホスト計算機１．ＣＰＵ２、及び文
字データ展開回路３の３方向からの異なったメモリアク
セス要求を調停し、またＤＲＡＭ特有のリフレッシュを
も合わせて調停できる構成になっている。
次にこの実施例の動作について説明する。ホスト計算機
１．ＣＰＵ２、文字データ展開回路３のそれぞれからメ
モリアクセス要求があると、リクエストセレクト制御部
１０はそれらのメモリアクセス要求を区別し、メモリア
クセス調停部１１に送る。メモリアクセス調停部１１は
それらのメモリアクセス要求に優先順位を付けてメモリ
アクセス信号を作成し、メモリバンク制御部９に送ると
共にメモリアクセスの終了を示すＡＣＫ信号を要求元に
返す。なお、優先順位はメモリアクセス要求が１個の場
合は必要ない。メモリバンク制御部９はセレクトされた
要求元のアドレス条件を選択して、それに応じたメモリ
（イメージＲＡＭ４あるいは／及び）、オントＲＡＭ
５）に対してメモリ制御信号を送る。このような処理に
より、イメジＲＡＭ４あるいは／及びフォノ１−ＲＡＭ
５のアクセス領域は分割され、ホスト計算機１、ＣＰＵ
２、文字データ展開回路３はイメージＲＡＭ４あるいは
／及びフォントＲＡＭ５を同時にアクセスすることがで
きる。上記のようなメモリ制御回路８を設けることによ
り、メモリ周辺の制御回路も１方向分のメモリアクセス
要求を受は付ける構成でよい。
１．ＣＰＵ２、文字データ展開回路３のそれぞれからメ
モリアクセス要求があると、リクエストセレクト制御部
１０はそれらのメモリアクセス要求を区別し、メモリア
クセス調停部１１に送る。メモリアクセス調停部１１は
それらのメモリアクセス要求に優先順位を付けてメモリ
アクセス信号を作成し、メモリバンク制御部９に送ると
共にメモリアクセスの終了を示すＡＣＫ信号を要求元に
返す。なお、優先順位はメモリアクセス要求が１個の場
合は必要ない。メモリバンク制御部９はセレクトされた
要求元のアドレス条件を選択して、それに応じたメモリ
（イメージＲＡＭ４あるいは／及び）、オントＲＡＭ
５）に対してメモリ制御信号を送る。このような処理に
より、イメジＲＡＭ４あるいは／及びフォノ１−ＲＡＭ
５のアクセス領域は分割され、ホスト計算機１、ＣＰＵ
２、文字データ展開回路３はイメージＲＡＭ４あるいは
／及びフォントＲＡＭ５を同時にアクセスすることがで
きる。上記のようなメモリ制御回路８を設けることによ
り、メモリ周辺の制御回路も１方向分のメモリアクセス
要求を受は付ける構成でよい。
なお、上記実施例では３方向のメモリアクセス要求元の
調停について説明したが、それ以上の数の要求に対して
も同様の効果を奏する。また、上記実施例ではフォント
ＲＯＭ６のアクセスについて説明していないが、このア
クセスも同様にして行うことができる。
調停について説明したが、それ以上の数の要求に対して
も同様の効果を奏する。また、上記実施例ではフォント
ＲＯＭ６のアクセスについて説明していないが、このア
クセスも同様にして行うことができる。
以上のように本発明によれば、計算機、中央処理装置、
及び文字データ展開回路からの各メモリアクセス要求を
区別し、該メモリアクセス要求に優先順位を付けて少な
くとも第１のメモリあるいは／及び第２のメモリの領域
を分割してアクセスするように制御するメモリ制御回路
を設けて構成したので、排他的にアクセスするようなこ
とがなく、ホスト計算機、中央処理装置、及び文字デー
タ展開回路が同時に第１のメモリあるいは／及び第２の
メモリをアクセス可能となり、処理速度が向上するとい
う効果が得られる。
及び文字データ展開回路からの各メモリアクセス要求を
区別し、該メモリアクセス要求に優先順位を付けて少な
くとも第１のメモリあるいは／及び第２のメモリの領域
を分割してアクセスするように制御するメモリ制御回路
を設けて構成したので、排他的にアクセスするようなこ
とがなく、ホスト計算機、中央処理装置、及び文字デー
タ展開回路が同時に第１のメモリあるいは／及び第２の
メモリをアクセス可能となり、処理速度が向上するとい
う効果が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る画像処理装置の構成
を示すブロック図、第２図は第１図中のメモリ制御回路
の構成を示すブロック図、第３図は従来の画像処理装置
の構成を示すブロック図である。 ■・・・ホスト計算機、２・・・ＣＰＵ （中央処理装
置）、３・・・文字データ展開回路、４・・・イメージ
ＲＡＭ （第１のメモリ）、５・・・フォントＲＡＭ
（第２のメモリ）、８・・・メモリ制御部回路。
を示すブロック図、第２図は第１図中のメモリ制御回路
の構成を示すブロック図、第３図は従来の画像処理装置
の構成を示すブロック図である。 ■・・・ホスト計算機、２・・・ＣＰＵ （中央処理装
置）、３・・・文字データ展開回路、４・・・イメージ
ＲＡＭ （第１のメモリ）、５・・・フォントＲＡＭ
（第２のメモリ）、８・・・メモリ制御部回路。
Claims (1)
- 画像データを生成するためのコマンドを発行する計算機
と、上記コマンドを解釈して画像データを生成する処理
を行う中央処理装置と、フォントデータを文字データに
展開する文字データ展開回路と、上記コマンドを格納す
るとともに上記中央処理装置及び上記文字データ展開回
路の処理によって生成された画像データを格納する第１
のメモリと、上記文字データ展開回路が文字データに展
開するためのフォントデータを格納する第２のメモリと
を備えた画像処理装置において、上記計算機、上記中央
処理装置及び上記文字データ展開回路からの各メモリア
クセス要求を区別し、該メモリアクセス要求に優先順位
を付けて少なくとも上記第１のメモリあるいは／及び上
記第２のメモリの領域を分割してアクセスするように制
御するメモリ制御回路を設けたことを特徴とする画像処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118192A JPH0414095A (ja) | 1990-05-08 | 1990-05-08 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118192A JPH0414095A (ja) | 1990-05-08 | 1990-05-08 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414095A true JPH0414095A (ja) | 1992-01-20 |
Family
ID=14730441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118192A Pending JPH0414095A (ja) | 1990-05-08 | 1990-05-08 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414095A (ja) |
-
1990
- 1990-05-08 JP JP2118192A patent/JPH0414095A/ja active Pending
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