JPH0414166A - マルチｃｐｕシステムのプログラム制御装置 - Google Patents
マルチｃｐｕシステムのプログラム制御装置Info
- Publication number
- JPH0414166A JPH0414166A JP2118946A JP11894690A JPH0414166A JP H0414166 A JPH0414166 A JP H0414166A JP 2118946 A JP2118946 A JP 2118946A JP 11894690 A JP11894690 A JP 11894690A JP H0414166 A JPH0414166 A JP H0414166A
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- Japan
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- cpu
- bus
- program
- slave
- board
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マスタＣＰＵを塔載した基板と、スレープＣ
ＰＵを塔載した基板とを外部バスを介して接続してなる
マルチＣＰＵ （中央処理装置）のプログラム制御装
置に関する。
ＰＵを塔載した基板とを外部バスを介して接続してなる
マルチＣＰＵ （中央処理装置）のプログラム制御装
置に関する。
従来の技術
従来この種のマルチＣＰＵシステムではマスクＣＰｔＪ
、スレープＣＰＵ間のデータ交換をバス結合方式や共有
メモリ方式を使用しＣＰＵ間の実行制御をデータ交換し
たデータの内容により制御し装置として一連の動作を実
現するものであった。
、スレープＣＰＵ間のデータ交換をバス結合方式や共有
メモリ方式を使用しＣＰＵ間の実行制御をデータ交換し
たデータの内容により制御し装置として一連の動作を実
現するものであった。
発明が解決しようとする課題
しかしながら、上記従来のプログラム制御方式ではマス
クＣＰＵ、スレープＣＰＵとも交換したデータの中から
プログラム制御に必要なデータを抽出し、各ＣＰＵがそ
のデータに合わせた形でプログラムの制御方法を変更し
てゆくこととなり、これらの手続きが煩雑であり、また
マスタＣＰＵと各個別のスレープＣＰＵの同期合わせに
煩雑さが倍加されるという問題点があった。
クＣＰＵ、スレープＣＰＵとも交換したデータの中から
プログラム制御に必要なデータを抽出し、各ＣＰＵがそ
のデータに合わせた形でプログラムの制御方法を変更し
てゆくこととなり、これらの手続きが煩雑であり、また
マスタＣＰＵと各個別のスレープＣＰＵの同期合わせに
煩雑さが倍加されるという問題点があった。
本発明はこのような従来の問題を解決するものであシ、
マスタＣＰＵがスレープＣＰＵのプログラムを直接制御
することにより、各ＣＰＵ間の動作制御をマスタＣＰＵ
で容易に管理できるという優れたプログラム制御装置を
提供することを目的とするものである。
マスタＣＰＵがスレープＣＰＵのプログラムを直接制御
することにより、各ＣＰＵ間の動作制御をマスタＣＰＵ
で容易に管理できるという優れたプログラム制御装置を
提供することを目的とするものである。
課題を解決するための手段
本発明は上記目的を達成するために、スレープＣＰＵを
塔載した基板内にプログラム格納用ＲＡＭと内部／外部
バス切換部とアドレス制御部、ＣＰＵバス分離部を設け
、マスクＣＰＵを塔載した基板からソフトウェアにより
任意にスレープＣＰＵを保守状態とし、プログラム格納
用ＲＡＭを外部バスに切換えた上でプログラム格納用Ｒ
ＡＭに新たなプログラムを書き込めるようにしたもので
ある。
塔載した基板内にプログラム格納用ＲＡＭと内部／外部
バス切換部とアドレス制御部、ＣＰＵバス分離部を設け
、マスクＣＰＵを塔載した基板からソフトウェアにより
任意にスレープＣＰＵを保守状態とし、プログラム格納
用ＲＡＭを外部バスに切換えた上でプログラム格納用Ｒ
ＡＭに新たなプログラムを書き込めるようにしたもので
ある。
作用
したがって、本発明によれば、マスタＣＰＵからプログ
ラムの制御に必要な任意のプログラムを随時スレープＣ
ＰＵ側のプログラム格納用ＲＡＭに書き込めるため、直
接的な方法でマスタＣＰＵがスレープＣＰＵの動作を完
全に管理することができる。またマスタＣＰＵが必要を
生じるまでスレープＣＰＵはマスタＣＰＵの状態とは全
く無関係に動作可能で自由度の高いシステムを構成でき
るという効果を有する。
ラムの制御に必要な任意のプログラムを随時スレープＣ
ＰＵ側のプログラム格納用ＲＡＭに書き込めるため、直
接的な方法でマスタＣＰＵがスレープＣＰＵの動作を完
全に管理することができる。またマスタＣＰＵが必要を
生じるまでスレープＣＰＵはマスタＣＰＵの状態とは全
く無関係に動作可能で自由度の高いシステムを構成でき
るという効果を有する。
実施例
図は本発明の一実施例の構成を示すものである。
図において１は装置全体を管理するマスタＣＰＵを塔載
した基板（基板Ａ）、２はスレープＣＰＵを塔載した基
板（基板Ｂ）で基板Ａの管理下に置かれるものである。
した基板（基板Ａ）、２はスレープＣＰＵを塔載した基
板（基板Ｂ）で基板Ａの管理下に置かれるものである。
３は基板Ａ（１）と基板Ｂ（２）とを電気的に接続する
だめの外部パスライン、４はスレープＣＰＵ、５はプロ
グラム格納用ＲＡＭ、６はプログラム格納用ＲＡＭ５を
外部パスラインに接続するか内部バスとするかの内部／
外部バス切換部、７はスレープＣＰＵを内部パスライン
から分離するバス分離部、８はマスタＣＰＵからのアド
レス信号によりバス切換部６、バス分離部７を制御する
ためのアドレス制御部、９はスレープＣＰＵ４を保持状
態とするウェイト信号線、１０は内部パスライン、１１
は装置全体への電源を供給するための電源部である。
だめの外部パスライン、４はスレープＣＰＵ、５はプロ
グラム格納用ＲＡＭ、６はプログラム格納用ＲＡＭ５を
外部パスラインに接続するか内部バスとするかの内部／
外部バス切換部、７はスレープＣＰＵを内部パスライン
から分離するバス分離部、８はマスタＣＰＵからのアド
レス信号によりバス切換部６、バス分離部７を制御する
ためのアドレス制御部、９はスレープＣＰＵ４を保持状
態とするウェイト信号線、１０は内部パスライン、１１
は装置全体への電源を供給するための電源部である。
次に上記実施例の動作について説明する。装置立上げ時
はバス切換部６が外部バス３側へたおされ、ウェイト信
号９によりスレープＣＰＵ ４が待ち状態とされる。そ
の後基板Ａ１からプログラムがプログラム格納用ＲＡＭ
５に書込まれ、基板Ａから特定の番地（または特定の命
令）が発行されるとアドレス制御部８がこれを検出して
バス切換部６にてプログラム格納ＲＡＭ５を内部バス側
にだおすとともにバス分離部７にてスレープＣＰＵ４の
動作を有効にして内部パスライン１０と接続する。これ
によりスレープＣＰＵ４は実行が可能となり基板Ａのマ
スタＣＰＵから指示されたプログラムにより動作する。
はバス切換部６が外部バス３側へたおされ、ウェイト信
号９によりスレープＣＰＵ ４が待ち状態とされる。そ
の後基板Ａ１からプログラムがプログラム格納用ＲＡＭ
５に書込まれ、基板Ａから特定の番地（または特定の命
令）が発行されるとアドレス制御部８がこれを検出して
バス切換部６にてプログラム格納ＲＡＭ５を内部バス側
にだおすとともにバス分離部７にてスレープＣＰＵ４の
動作を有効にして内部パスライン１０と接続する。これ
によりスレープＣＰＵ４は実行が可能となり基板Ａのマ
スタＣＰＵから指示されたプログラムにより動作する。
実行中基板ＡのマスタＣＰＵが必要を生じれば特定の番
地をアクセスすればアドレス制御部８よりバス分離部７
を介してスレープＣＰＵが４ウエイト状態となりプログ
ラム格納用ＲＡＭ ５がバス切換部６により外部バスに
だおされマスタＣＰＵはこのスレープＣＰＵ ４のプロ
グラムの一部および全部を更新して再び電源立上げと同
一の方法でスレープＣＰＵ ４を再起動できる。なおバ
ス分離部７からウェイト信号と同様の方法にてスレープ
ＣＰＵ ４にリセット信号を発生させればスレープＣＰ
Ｕ ４を初期状態から起動することも可能である。
地をアクセスすればアドレス制御部８よりバス分離部７
を介してスレープＣＰＵが４ウエイト状態となりプログ
ラム格納用ＲＡＭ ５がバス切換部６により外部バスに
だおされマスタＣＰＵはこのスレープＣＰＵ ４のプロ
グラムの一部および全部を更新して再び電源立上げと同
一の方法でスレープＣＰＵ ４を再起動できる。なおバ
ス分離部７からウェイト信号と同様の方法にてスレープ
ＣＰＵ ４にリセット信号を発生させればスレープＣＰ
Ｕ ４を初期状態から起動することも可能である。
この動作によりマスタＣＰＵはスレープＣＰＵ４の動作
をプログラムの修正という形で直接的に制御できるとい
う利点を持つことができる。
をプログラムの修正という形で直接的に制御できるとい
う利点を持つことができる。
発明の効果
本発明は上記実施例より明らかなようにスレープＣＰＵ
を塔載した基板にプログラム格納用ＲＡＭとバス切換部
、バス分離部、およびアドレス制御部を設けたものであ
り、一方の基板に塔載するプログラムを他方の基板から
任意のタイミングで容易に変更できるため、マスタＣＰ
Ｕを塔載した基板がスレープＣＰＵを塔載した基板のす
べての動作をプログラム変更による直接的な制御により
管理できるという効果を有する。
を塔載した基板にプログラム格納用ＲＡＭとバス切換部
、バス分離部、およびアドレス制御部を設けたものであ
り、一方の基板に塔載するプログラムを他方の基板から
任意のタイミングで容易に変更できるため、マスタＣＰ
Ｕを塔載した基板がスレープＣＰＵを塔載した基板のす
べての動作をプログラム変更による直接的な制御により
管理できるという効果を有する。
図は本発明の一実施例におけるプログラム制御方法を実
施する装置のブロック図である。 トマスタＣＰＵを塔載した基板、２・・・スレープＣＰ
Ｕを塔載した基板、３・・・外部パスライン、４・・・
スレープＣＰＵ、５・プログラム格納用ＲＡＭ、６・・
・バス切換部、７・・バス分離部、８ アドレス制御部
、９・・ウェイト信号線、１０・・・内部ハスライン、
１１・・・電源部。
施する装置のブロック図である。 トマスタＣＰＵを塔載した基板、２・・・スレープＣＰ
Ｕを塔載した基板、３・・・外部パスライン、４・・・
スレープＣＰＵ、５・プログラム格納用ＲＡＭ、６・・
・バス切換部、７・・バス分離部、８ アドレス制御部
、９・・ウェイト信号線、１０・・・内部ハスライン、
１１・・・電源部。
Claims (1)
- マスタＣＰＵを塔載した第１の基板と、このマスタＣＰ
Ｕに外部バスを介して接続されたスレープＣＰＵを塔載
した第２の基板と、第２の基板内に設けられたプログラ
ム格納用ＲＡＭと、このプログラム格納用ＲＡＭを上記
外部バス側又は内部バス側に切換えるバス切換部と、上
記スレープＣＰＵを上記内部バスから分離するバス分離
部と、上記マスタＣＰＵからの指令により上記バス切換
部及びバス分離部を制御する制御部とを有し、上記バス
切換部を外部バス側に切換えた際に上記マスタＣＰＵよ
り上記プログラム格納用ＲＡＭにプログラムを格納し、
上記バス切換部を内部バス側に切換えるとともに上記バ
ス分離部により上記スレープＣＰＵを内部バスに接続し
てスレープＣＰＵを動作させることを特徴とするマルチ
ＣＰＵシステムのプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118946A JPH0414166A (ja) | 1990-05-08 | 1990-05-08 | マルチｃｐｕシステムのプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118946A JPH0414166A (ja) | 1990-05-08 | 1990-05-08 | マルチｃｐｕシステムのプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414166A true JPH0414166A (ja) | 1992-01-20 |
Family
ID=14749164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118946A Pending JPH0414166A (ja) | 1990-05-08 | 1990-05-08 | マルチｃｐｕシステムのプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414166A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05307534A (ja) * | 1992-04-30 | 1993-11-19 | Tokyo Electric Co Ltd | マルチプロセッサシステムのプログラム・ローディング方法 |
| US6401607B2 (en) * | 2000-01-12 | 2002-06-11 | Riso Kagaku Corporation | Stencil printing system, stencil printing method, and computer-readable recording medium storing stencil printing program |
| JP2014153964A (ja) * | 2013-02-11 | 2014-08-25 | Sumitomo Electric Ind Ltd | マイクロプログラムを更新可能な電子機器 |
-
1990
- 1990-05-08 JP JP2118946A patent/JPH0414166A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05307534A (ja) * | 1992-04-30 | 1993-11-19 | Tokyo Electric Co Ltd | マルチプロセッサシステムのプログラム・ローディング方法 |
| US6401607B2 (en) * | 2000-01-12 | 2002-06-11 | Riso Kagaku Corporation | Stencil printing system, stencil printing method, and computer-readable recording medium storing stencil printing program |
| JP2014153964A (ja) * | 2013-02-11 | 2014-08-25 | Sumitomo Electric Ind Ltd | マイクロプログラムを更新可能な電子機器 |
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