JPH04142776A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPH04142776A JPH04142776A JP2266920A JP26692090A JPH04142776A JP H04142776 A JPH04142776 A JP H04142776A JP 2266920 A JP2266920 A JP 2266920A JP 26692090 A JP26692090 A JP 26692090A JP H04142776 A JPH04142776 A JP H04142776A
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- terminal
- substrate
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- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、基板側へ過剰電荷を排出する構造の固体撮
像素子に関する。
像素子に関する。
Ｃ０Ｄ（電荷結合素子）型をはじめとする固体撮像素子
では最大取り扱い電荷量が特定値に制約されているため
、部分的に強烈光が入射すると、その周囲に過剰電荷が
あふれ出す、いわゆるブルーミング現象が生じる。従っ
て、これを防ぐため、過剰電荷を外部へ排出するための
オーバーフロードレイン（ＯＦＤ）を設けるのが一般的
となっている。特にオーバーフロードレインを発光領域
の下側（即ち基板側）へ設ける縦型オーバーフロードレ
イン構造は感光領域面積や転送領域面積を犠牲にするこ
とがなく、現在最も広く使われている手法である。さら
に最近では受光部表面に高濃度層を設け、表面電位を固
定することにより低暗電流化を図る手法が一般的となっ
ている。 この場合の受光部深さ方向ポテンノヤル分布を第３図に
示す。なお、以下では信号電荷が電子の場合について述
べるが、正孔の場合についても極性を反転することによ
り同様に議論することか可能である。この第３図より明
らかなように基板電位（Ｖｏｆｄ）を増大していくこと
により受光部に蓄積できる信号電荷量（Ｑｓｉｇ）は減
少していき、特定値ｖｂでＱｓｉｇはゼロとなる。 以上の関係をグラフ化したのが第４図である。 即ち、横軸にＶ ｏｆｄ、縦軸にＱｓｉｇを取ると、Ｑ
ｓｉｇはＶ ｏｆｄの増大によりすみやかに減少し、ｖ
ｂてゼロとなる。 信号読み出し部にＣＯＤを用いる場合、Ｖ ｏｆｄがＶ
ｃ以下ではＣＣＤで信号があふれブルーミングとなる。 従って、Ｖｏｆｄの設定値としてはＶｃより若干高い値
Ｖａが選ばれる。
では最大取り扱い電荷量が特定値に制約されているため
、部分的に強烈光が入射すると、その周囲に過剰電荷が
あふれ出す、いわゆるブルーミング現象が生じる。従っ
て、これを防ぐため、過剰電荷を外部へ排出するための
オーバーフロードレイン（ＯＦＤ）を設けるのが一般的
となっている。特にオーバーフロードレインを発光領域
の下側（即ち基板側）へ設ける縦型オーバーフロードレ
イン構造は感光領域面積や転送領域面積を犠牲にするこ
とがなく、現在最も広く使われている手法である。さら
に最近では受光部表面に高濃度層を設け、表面電位を固
定することにより低暗電流化を図る手法が一般的となっ
ている。 この場合の受光部深さ方向ポテンノヤル分布を第３図に
示す。なお、以下では信号電荷が電子の場合について述
べるが、正孔の場合についても極性を反転することによ
り同様に議論することか可能である。この第３図より明
らかなように基板電位（Ｖｏｆｄ）を増大していくこと
により受光部に蓄積できる信号電荷量（Ｑｓｉｇ）は減
少していき、特定値ｖｂでＱｓｉｇはゼロとなる。 以上の関係をグラフ化したのが第４図である。 即ち、横軸にＶ ｏｆｄ、縦軸にＱｓｉｇを取ると、Ｑ
ｓｉｇはＶ ｏｆｄの増大によりすみやかに減少し、ｖ
ｂてゼロとなる。 信号読み出し部にＣＯＤを用いる場合、Ｖ ｏｆｄがＶ
ｃ以下ではＣＣＤで信号があふれブルーミングとなる。 従って、Ｖｏｆｄの設定値としてはＶｃより若干高い値
Ｖａが選ばれる。
第４図より明らかなように、Ｖ ｏｆｄの変化に対する
Ｑｓｉｇの変化量は大きく、通常ＩＶ当たり１０％を越
え、さらに特定のＱｓｉｇとなるＶ ｏｆｄ値は素子毎
に異なる。 従って、Ｖ ｏｆｄの最適値Ｖａを素子毎に求めてその
値に正確に合わせなければならない。これは駆動条件の
素子毎の調整が必要なことを意味し、使用上の大きな制
約要因となる。 そこで、この発明の目的は、素子毎に駆動条件を変える
ことなくその素子に最適な基板電位を得ることができる
固体撮像素子を提供することにある。
Ｑｓｉｇの変化量は大きく、通常ＩＶ当たり１０％を越
え、さらに特定のＱｓｉｇとなるＶ ｏｆｄ値は素子毎
に異なる。 従って、Ｖ ｏｆｄの最適値Ｖａを素子毎に求めてその
値に正確に合わせなければならない。これは駆動条件の
素子毎の調整が必要なことを意味し、使用上の大きな制
約要因となる。 そこで、この発明の目的は、素子毎に駆動条件を変える
ことなくその素子に最適な基板電位を得ることができる
固体撮像素子を提供することにある。
上記目的を達成するため、この発明は、基板に所定の電
位を印加することにより、光電変換部で発生した電荷の
うち取り扱い能力を上回る過剰電荷成分を上記基板側へ
排出するようにした固体撮像素子において、電位が印加
される入力端子と、上記基板に接続された出力端子と、
書き込み端子とを有し、上記入力端子に一定の電位が印
加された場合に、上記出力端子の電位を、予め上記書き
込み端子から書き込まれた内容に応じた電位とするプロ
グラム可能なメモリ部を備えたことを特徴としている。 また、この発明は、上記メモリ部か、上記入力端子と上
記出力端子を結ぶ非導通状態の複数の電流路を有し、上
記内容の書き込みが上記複数の電流路のうちの特定の電
流路を導通状態に変えることによりなされるようにする
ことができる。
位を印加することにより、光電変換部で発生した電荷の
うち取り扱い能力を上回る過剰電荷成分を上記基板側へ
排出するようにした固体撮像素子において、電位が印加
される入力端子と、上記基板に接続された出力端子と、
書き込み端子とを有し、上記入力端子に一定の電位が印
加された場合に、上記出力端子の電位を、予め上記書き
込み端子から書き込まれた内容に応じた電位とするプロ
グラム可能なメモリ部を備えたことを特徴としている。 また、この発明は、上記メモリ部か、上記入力端子と上
記出力端子を結ぶ非導通状態の複数の電流路を有し、上
記内容の書き込みが上記複数の電流路のうちの特定の電
流路を導通状態に変えることによりなされるようにする
ことができる。
テスト段階で素子毎に最適な基板電位を求めて、その基
板電位になるように上記プログラム可能なメモリ部に書
き込みを行う。そうすることにより、入力端子に素子に
依存しない一定の電位を印加することで、素子毎に最適
の基板電位が得られる。 従って、素子毎に基板電位を調整する必要がなく、素子
使用上の利便性が高まる。 また、上記メモリ部が、上記入力端子と上記出力端子を
結ぶ非導通状態の複数の電流路を有し、上記内容の書き
込みが上記複数の電流路のうちの特定の電流路を導通状
態に変えることによりなされるようになっている場合に
は、予め上記特定の電流路を導通状態にしておき、入力
端子に一定の電位を印加する。そうすると、上記特定の
電流路を通って電流が流れ、上記出力端子が所定の電位
となり、最適な基板電位が得られる。
板電位になるように上記プログラム可能なメモリ部に書
き込みを行う。そうすることにより、入力端子に素子に
依存しない一定の電位を印加することで、素子毎に最適
の基板電位が得られる。 従って、素子毎に基板電位を調整する必要がなく、素子
使用上の利便性が高まる。 また、上記メモリ部が、上記入力端子と上記出力端子を
結ぶ非導通状態の複数の電流路を有し、上記内容の書き
込みが上記複数の電流路のうちの特定の電流路を導通状
態に変えることによりなされるようになっている場合に
は、予め上記特定の電流路を導通状態にしておき、入力
端子に一定の電位を印加する。そうすると、上記特定の
電流路を通って電流が流れ、上記出力端子が所定の電位
となり、最適な基板電位が得られる。
以下、この発明を図示の実施例により詳細に説明する。
第１図はこの発明の固体撮像素子の一実施例の回路構成
を示すブロック図である。 この第１図において、■は受光部であるＰＮ接合フォト
ダイオード、２はトランスファゲートであるＭＯＳトラ
ンジスタ、３．４はそれぞれ信号電荷を転送する垂直Ｃ
ＣＤ（ＶＣＣＤ）および水平Ｃ０Ｄ（ＨＣＣＤ）、５は
増幅器、６はメモリ部であるＦＲＯＭである。上記フォ
トダイオード１１Ｍ０Ｓトランジスタ２、Ｃ０Ｄ３．４
は共にＮ基板上のＰウェル内に形成されている。Ｎ基板
にはメモリ部６の出力端子７が接続されている。このメ
モリ部６の内容は書き込み端子９を介して外部から書き
込まれる。そして、外部電源端子８に一定の電圧Ｖｄｄ
が印加された場合に、その書き込まれた内容に応じた電
位が上記出力端子７に印加されるようになっている。こ
のメモリ部６への書き込みは、本固体撮像素子の素子作
成後のテスト段階で最適Ｖ ｏｆｄ値を求めた後、その
値に相当する内容を書き込む。メモリ部６はＦＲＯＭで
あるので、−度書き込まれた内容は電源がオフになって
も消えないから、以後は外部電源端子８に素子に依存し
ない一定の電位Ｖｄｄを印加するのみで、出力端子７、
すなわち素子内のＮ基板には素子毎に最適のＶ ｏｆｄ
値が印加される。 第２図は上記メモリ部６の一例を示したものである。こ
こで、Ｐ １（ｉ＝１．２．・・・、ｎ）は当初のオフ
状態が書き込み情報入力によりオン状態になる非可逆型
の記憶素子で、例として絶縁破壊型の書き込み素子があ
る。また、Ｒ１（１・１，２．・・・、ｎ）、Ｒｍは固
定抵抗である。Ｎ１（ｉ＝１，２、 、ｎ）は書き込み
のための入力ノードである。Ｒｉ、Ｒｍの値はＶｄｄ−
Ｒｍ／（Ｒｉ＋Ｒｍ）がＶ ｏｆｄ値の取り得る範囲を
カバーし、かつ、一定の電圧間隔になるように選定する
。 例えば、Ｖｄｄ＝ ２０ Ｖ、 Ｖｏｆｄ値を８〜１８
Ｖで０．５Ｖ間隔とすると、Ｒｍ＝ １０にΩとして、
Ｒ１５にΩ。Ｒ２＝ １３にΩ２ 、Ｒ，。−１，４に
Ω、Ｒ９１１，１にΩとなる。いま、Ｖｏｆｄｏｆｄ値
かＲｋ（＋≦に≦ｎ）とＲｍの抵抗分割値であるとする
と、Ｖｄｄ端子及びＶ ｏｆｄ端子をＯＶにしておいて
、Ｎｋノードに書き込みパルスを印加すればよい。この
とき、Ｐｋにのみ書き込みパルスが加わりＰｋがオフ状
態からオン状態に非可逆的に変化する。従って、以後は
外部電源端子８−Ｐ ｋ−Ｒｋ−Ｒｍ−Ｇ Ｎ Ｄの電
流パスか定常的に形成され、外部電源端子８にＶｄｄが
印加されると出力端子７、すなわちＮ基板にＶｏｆｄ＝
Ｖｄｄ−Ｒｍ／（Ｒｋ＋Ｒｍ）なる電位か印加されるこ
とになる。なお、Ｒｉ（ｉ＝１，２．・・・、ｎ）は書
き込みパルス印加時に破壊しないだけの最小値および電
流強度を満たすものとする。 このように、素子のテスト時に素子毎に最適のＶ ｏｆ
ｄ値を求め、そのメモリ部６の記憶素子Ｐ１のうちの上
記Ｖ ｏｆｄ値に応じた記憶素子Ｐｋをオン状態にして
おくことにより、外部電源端子８に一定の電圧Ｖｄｄを
印加することで、出力端子７、すなわち基板に上記最適
のＶ ｏｆｄ値が印加される。従って、以後はＶ ｏｆ
ｄ値の調整は一切必要でなくなり、非常に使い勝手が良
くなる。
を示すブロック図である。 この第１図において、■は受光部であるＰＮ接合フォト
ダイオード、２はトランスファゲートであるＭＯＳトラ
ンジスタ、３．４はそれぞれ信号電荷を転送する垂直Ｃ
ＣＤ（ＶＣＣＤ）および水平Ｃ０Ｄ（ＨＣＣＤ）、５は
増幅器、６はメモリ部であるＦＲＯＭである。上記フォ
トダイオード１１Ｍ０Ｓトランジスタ２、Ｃ０Ｄ３．４
は共にＮ基板上のＰウェル内に形成されている。Ｎ基板
にはメモリ部６の出力端子７が接続されている。このメ
モリ部６の内容は書き込み端子９を介して外部から書き
込まれる。そして、外部電源端子８に一定の電圧Ｖｄｄ
が印加された場合に、その書き込まれた内容に応じた電
位が上記出力端子７に印加されるようになっている。こ
のメモリ部６への書き込みは、本固体撮像素子の素子作
成後のテスト段階で最適Ｖ ｏｆｄ値を求めた後、その
値に相当する内容を書き込む。メモリ部６はＦＲＯＭで
あるので、−度書き込まれた内容は電源がオフになって
も消えないから、以後は外部電源端子８に素子に依存し
ない一定の電位Ｖｄｄを印加するのみで、出力端子７、
すなわち素子内のＮ基板には素子毎に最適のＶ ｏｆｄ
値が印加される。 第２図は上記メモリ部６の一例を示したものである。こ
こで、Ｐ １（ｉ＝１．２．・・・、ｎ）は当初のオフ
状態が書き込み情報入力によりオン状態になる非可逆型
の記憶素子で、例として絶縁破壊型の書き込み素子があ
る。また、Ｒ１（１・１，２．・・・、ｎ）、Ｒｍは固
定抵抗である。Ｎ１（ｉ＝１，２、 、ｎ）は書き込み
のための入力ノードである。Ｒｉ、Ｒｍの値はＶｄｄ−
Ｒｍ／（Ｒｉ＋Ｒｍ）がＶ ｏｆｄ値の取り得る範囲を
カバーし、かつ、一定の電圧間隔になるように選定する
。 例えば、Ｖｄｄ＝ ２０ Ｖ、 Ｖｏｆｄ値を８〜１８
Ｖで０．５Ｖ間隔とすると、Ｒｍ＝ １０にΩとして、
Ｒ１５にΩ。Ｒ２＝ １３にΩ２ 、Ｒ，。−１，４に
Ω、Ｒ９１１，１にΩとなる。いま、Ｖｏｆｄｏｆｄ値
かＲｋ（＋≦に≦ｎ）とＲｍの抵抗分割値であるとする
と、Ｖｄｄ端子及びＶ ｏｆｄ端子をＯＶにしておいて
、Ｎｋノードに書き込みパルスを印加すればよい。この
とき、Ｐｋにのみ書き込みパルスが加わりＰｋがオフ状
態からオン状態に非可逆的に変化する。従って、以後は
外部電源端子８−Ｐ ｋ−Ｒｋ−Ｒｍ−Ｇ Ｎ Ｄの電
流パスか定常的に形成され、外部電源端子８にＶｄｄが
印加されると出力端子７、すなわちＮ基板にＶｏｆｄ＝
Ｖｄｄ−Ｒｍ／（Ｒｋ＋Ｒｍ）なる電位か印加されるこ
とになる。なお、Ｒｉ（ｉ＝１，２．・・・、ｎ）は書
き込みパルス印加時に破壊しないだけの最小値および電
流強度を満たすものとする。 このように、素子のテスト時に素子毎に最適のＶ ｏｆ
ｄ値を求め、そのメモリ部６の記憶素子Ｐ１のうちの上
記Ｖ ｏｆｄ値に応じた記憶素子Ｐｋをオン状態にして
おくことにより、外部電源端子８に一定の電圧Ｖｄｄを
印加することで、出力端子７、すなわち基板に上記最適
のＶ ｏｆｄ値が印加される。従って、以後はＶ ｏｆ
ｄ値の調整は一切必要でなくなり、非常に使い勝手が良
くなる。
【発明の効果】
以上より明らかなように、この発明の固体撮像素子は、
電位が印加される入力端子と、上記基板に接続された出
力端子と、書き込み端子とを有し、上記入力端子に一定
の電位が印加された場合に、上記出力端子の電位を、予
め上記書き込み端子から書き込まれた内容に応じた電位
とするプログラム可能なメモリ部を備えているので、予
め素子のテスト時にその素子の最適な基板電位を求め、
上記メモリ部に書き込んでおけば、上記入力端子に一定
の電位を印加することで、上記最適な基板電位が得られ
、基板電位を調整する必要性がなくなり、素子使用上の
利便性が向上する。 また、上記メモリ部が、上記入力端子と上記出力端子を
結ぶ非導通状態の複数の電流路を有し、上記内容の書き
込みが上記複数の電流路のうちの特定の電流路を導通状
態に変えることによりなされるようになっている場合に
は、予め上記特定の電流路を導通状態にしておくだけで
最適な基板電位の書き込みができ、極めて簡単な回路構
成で、容易に最適な基板電位が得られ、より実現性の高
いものとなる。
電位が印加される入力端子と、上記基板に接続された出
力端子と、書き込み端子とを有し、上記入力端子に一定
の電位が印加された場合に、上記出力端子の電位を、予
め上記書き込み端子から書き込まれた内容に応じた電位
とするプログラム可能なメモリ部を備えているので、予
め素子のテスト時にその素子の最適な基板電位を求め、
上記メモリ部に書き込んでおけば、上記入力端子に一定
の電位を印加することで、上記最適な基板電位が得られ
、基板電位を調整する必要性がなくなり、素子使用上の
利便性が向上する。 また、上記メモリ部が、上記入力端子と上記出力端子を
結ぶ非導通状態の複数の電流路を有し、上記内容の書き
込みが上記複数の電流路のうちの特定の電流路を導通状
態に変えることによりなされるようになっている場合に
は、予め上記特定の電流路を導通状態にしておくだけで
最適な基板電位の書き込みができ、極めて簡単な回路構
成で、容易に最適な基板電位が得られ、より実現性の高
いものとなる。
第１図はこの発明の一実施例の回路構成を示すブロック
図、第２図は上記実施例のメモリ部の回路の一例を示す
図、第３図は本発明が適用される縦型オーバーフロード
レイン構造の固体撮像素子の受光部のポテンシャル分布
図、第４図は第３図に示す固体撮像素子の受光部信号電
荷量と基板電圧との関係を示す図である。 ｌ・・ＰＮ接合フォトダイオード、 ２・・ＭＯＳトランジスタ、３・垂直ＣＣＤ。 ４・・・水平ＣＣＤ、５・・増幅器、６・・・メモリ部
、７・出力端子、８ ・外部電源端子、 ９・・・書き込み端子、Ｐｌ 書き込み素子、Ｎｉ・−
・入力ノード、Ｒｉ、Ｒｍ・・・固定抵抗。
図、第２図は上記実施例のメモリ部の回路の一例を示す
図、第３図は本発明が適用される縦型オーバーフロード
レイン構造の固体撮像素子の受光部のポテンシャル分布
図、第４図は第３図に示す固体撮像素子の受光部信号電
荷量と基板電圧との関係を示す図である。 ｌ・・ＰＮ接合フォトダイオード、 ２・・ＭＯＳトランジスタ、３・垂直ＣＣＤ。 ４・・・水平ＣＣＤ、５・・増幅器、６・・・メモリ部
、７・出力端子、８ ・外部電源端子、 ９・・・書き込み端子、Ｐｌ 書き込み素子、Ｎｉ・−
・入力ノード、Ｒｉ、Ｒｍ・・・固定抵抗。
Claims (2)
- （１）基板に所定の電位を印加することにより、光電変
換部で発生した電荷のうち取り扱い能力を上回る過剰電
荷成分を上記基板側へ排出するようにした固体撮像素子
において、電位が印加される入力端子と、上記基板に接
続された出力端子と、書き込み端子とを有し、上記入力
端子に一定の電位が印加された場合に、上記出力端子の
電位を、予め上記書き込み端子から書き込まれた内容に
応じた電位とするプログラム可能なメモリ部を備えたこ
とを特徴とする固体撮像素子。 - （２）請求項１に記載の固体撮像素子において、上記メ
モリ部が、上記入力端子と上記出力端子を結ぶ非導通状
態の複数の電流路を有し、上記内容の書き込みが上記複
数の電流路のうちの特定の電流路を導通状態に変えるこ
とによりなされる固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266920A JP2659456B2 (ja) | 1990-10-03 | 1990-10-03 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266920A JP2659456B2 (ja) | 1990-10-03 | 1990-10-03 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142776A true JPH04142776A (ja) | 1992-05-15 |
| JP2659456B2 JP2659456B2 (ja) | 1997-09-30 |
Family
ID=17437516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266920A Expired - Fee Related JP2659456B2 (ja) | 1990-10-03 | 1990-10-03 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659456B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010050493A (ja) * | 2009-12-02 | 2010-03-04 | Sony Corp | 固体撮像装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03295274A (ja) * | 1990-04-13 | 1991-12-26 | Toshiba Corp | 固体撮像装置 |
-
1990
- 1990-10-03 JP JP2266920A patent/JP2659456B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03295274A (ja) * | 1990-04-13 | 1991-12-26 | Toshiba Corp | 固体撮像装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010050493A (ja) * | 2009-12-02 | 2010-03-04 | Sony Corp | 固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659456B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 13 |
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