JPH04142876A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH04142876A JPH04142876A JP2266869A JP26686990A JPH04142876A JP H04142876 A JPH04142876 A JP H04142876A JP 2266869 A JP2266869 A JP 2266869A JP 26686990 A JP26686990 A JP 26686990A JP H04142876 A JPH04142876 A JP H04142876A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像処理装置に関するもので、特に、良好な中
間調再現が可能な画像処理装置に関するものである。
間調再現が可能な画像処理装置に関するものである。
従来、中間調再現方法としては、
（１）デジタル入力画像データをＤ／Ａ変換し、基準三
角波信号と、前記、Ｄ／Ａ変換されたアナログ信号とを
比較してレーザのＯＮ・ＯＦ Ｆ時間を制御し、中間調
再現を行う所謂パルス幅変調方式と、 （２）プリンタ自信の解像度を高くし、プリンタの一画
素を形成する画素クロックよりも周波数の高いクロック
でデジタル入力画像データにデイザ処理を実行すること
により中間調を再現する方式等があった。
角波信号と、前記、Ｄ／Ａ変換されたアナログ信号とを
比較してレーザのＯＮ・ＯＦ Ｆ時間を制御し、中間調
再現を行う所謂パルス幅変調方式と、 （２）プリンタ自信の解像度を高くし、プリンタの一画
素を形成する画素クロックよりも周波数の高いクロック
でデジタル入力画像データにデイザ処理を実行すること
により中間調を再現する方式等があった。
然しなから、−に記従来例の（１）においては、基準三
角波信号のオフセット調整と、Ｄ／Ａコンバタのゲイン
調整を必要とし、調整が煩雑となる欠点があった。
角波信号のオフセット調整と、Ｄ／Ａコンバタのゲイン
調整を必要とし、調整が煩雑となる欠点があった。
また、上記従来例の（２）においては、階調数を高くす
る場合にはデイザ処理のクロックを高くしなければなら
ず、回路コストが高くなるとともに素子の動作速度にも
限界がある為、階調数は余り高くてきなかった。また、
回路コスト、及び動作速度を抑えて高階調を実現するに
は、再現できる線数（解像度）を下げなければならない
という欠点があった。
る場合にはデイザ処理のクロックを高くしなければなら
ず、回路コストが高くなるとともに素子の動作速度にも
限界がある為、階調数は余り高くてきなかった。また、
回路コスト、及び動作速度を抑えて高階調を実現するに
は、再現できる線数（解像度）を下げなければならない
という欠点があった。
〔課題を解決するための手段（及び作用）〕本発明は、
」二記従来例の欠点に鑑みて、一画素を複数ブロックに
分割する画素分割手段と、画素分割手段の画素形成の開
始及び終了タイミング信号を発生する手段を設けること
によりアナログ回路特有のオフセット調整、ゲイン調整
を行うことなく、画素形成時間を制御し中間調を表現す
ることが可能である。
」二記従来例の欠点に鑑みて、一画素を複数ブロックに
分割する画素分割手段と、画素分割手段の画素形成の開
始及び終了タイミング信号を発生する手段を設けること
によりアナログ回路特有のオフセット調整、ゲイン調整
を行うことなく、画素形成時間を制御し中間調を表現す
ることが可能である。
以下、添イマ１図面を用いて本発明の実施例を詳細に説
明する。
明する。
〈画像形成装置の概略構成の説明〉
第１図は、本発明の一実施例の概略構成を示す図である
。
。
第１図において、１０１は、画像形成装置１０２を制御
するホスト・コンピュータであり、例えばイメージ・ス
キャナから読み込んだデジタル画像ブタを一担ポスト・
コンピュータ１０］のメモリに記憶させ、例えば、ウィ
ンドウ処理、移動処理等の画像処理を施した後、画像形
成装置１０２に伝送する為のものである。
するホスト・コンピュータであり、例えばイメージ・ス
キャナから読み込んだデジタル画像ブタを一担ポスト・
コンピュータ１０］のメモリに記憶させ、例えば、ウィ
ンドウ処理、移動処理等の画像処理を施した後、画像形
成装置１０２に伝送する為のものである。
１０３は、ホスト・コンピュータ１０１から伝送される
デジタル画像データを一担記憶するための画像メモリ制
御ブロックである。本実施例においては、例えば、ダブ
ル・ライン・バッファ構成をとり、ホスト・コンピュー
タ１０１と画像形成装置１０２との画像伝送の際、−主
走査の同期をとる為のものであり、画像伝送の動作タイ
ミングの一例を第２図に示す。
デジタル画像データを一担記憶するための画像メモリ制
御ブロックである。本実施例においては、例えば、ダブ
ル・ライン・バッファ構成をとり、ホスト・コンピュー
タ１０１と画像形成装置１０２との画像伝送の際、−主
走査の同期をとる為のものであり、画像伝送の動作タイ
ミングの一例を第２図に示す。
第１図、及び第２図において、Ｖ ＣＬ Ｋは、画像デ
ータをホスト・コンピュータ１０１から画像形成装置１
０２に伝送する為の画像伝送りロック、ＬＳＹＮＣは、
画像形成装置１０２の副走査同期信号、ＶＥは、画像−
ページ分の有効領域を示す垂直画像有効信号、Ｉ−Ｉ
Ｅは、−主走査の画像有効領域を示す水平画像有効信号
、１２０は通信線で、ホスト・コンピュータ１０１から
画像形成装置１０２へのコマンドの伝送、及び画像形成
装置１０２からホスト・コンピュータ１０１へのステー
タスの伝送に使用するものであり、１０４は、前記ホス
ト・コンピュータ１０１と画像形成装置１０２との通信
を行うための通信制御ブロックである。又、１３０は画
像データの伝送ラインである。
ータをホスト・コンピュータ１０１から画像形成装置１
０２に伝送する為の画像伝送りロック、ＬＳＹＮＣは、
画像形成装置１０２の副走査同期信号、ＶＥは、画像−
ページ分の有効領域を示す垂直画像有効信号、Ｉ−Ｉ
Ｅは、−主走査の画像有効領域を示す水平画像有効信号
、１２０は通信線で、ホスト・コンピュータ１０１から
画像形成装置１０２へのコマンドの伝送、及び画像形成
装置１０２からホスト・コンピュータ１０１へのステー
タスの伝送に使用するものであり、１０４は、前記ホス
ト・コンピュータ１０１と画像形成装置１０２との通信
を行うための通信制御ブロックである。又、１３０は画
像データの伝送ラインである。
第１図において、１０５は画像形成装置１０２の一連の
制御シーケンスを行うＣＰＵ、１０６は前記制御シーケ
ンスを行うプログラムを格納しであるＲＯＭ。
制御シーケンスを行うＣＰＵ、１０６は前記制御シーケ
ンスを行うプログラムを格納しであるＲＯＭ。
１０７は前記制御シーケンスを行うために必要な作業用
のＲＡＭである。
のＲＡＭである。
１０８は画像形成タイミング制御ブロックであり、訂ｓ
ｉｎに関しては後述する。１０９は電子写真プロセスに
関係するレーザ光源、レーザ・ドライバ、感光ドラム、
転写トラム等を制御する画像形成ブロック、１１０はレ
ーザ走査の為のポリゴン・スキャナの制御、及び−主走
査の開始を示すＢＤ（ヒーム・デイチク］・）信何を発
生する主走査制御ブロック、］、 １． ｌは紙搬送制
御、及び感光トラム、転写ドラム等の回転制御を行う為
の副走査制御フロック、】】２は画像形成装置１０２の
一連の制御シーケンスのタイミング信号を発生するシー
ケンス・タイミング信号発生回路である。又、＋４０は
データバス、１５０はアドレスバス、１６０はタイミン
ク信号ラインである。
ｉｎに関しては後述する。１０９は電子写真プロセスに
関係するレーザ光源、レーザ・ドライバ、感光ドラム、
転写トラム等を制御する画像形成ブロック、１１０はレ
ーザ走査の為のポリゴン・スキャナの制御、及び−主走
査の開始を示すＢＤ（ヒーム・デイチク］・）信何を発
生する主走査制御ブロック、］、 １． ｌは紙搬送制
御、及び感光トラム、転写ドラム等の回転制御を行う為
の副走査制御フロック、】】２は画像形成装置１０２の
一連の制御シーケンスのタイミング信号を発生するシー
ケンス・タイミング信号発生回路である。又、＋４０は
データバス、１５０はアドレスバス、１６０はタイミン
ク信号ラインである。
〈画像形成タイミング制御ブロックの第１の実施例〉（
１）（構成） 第３図に画像形成装置１０２の画像形成タイミング制御
ブロック１０８の構成図を示す。
１）（構成） 第３図に画像形成装置１０２の画像形成タイミング制御
ブロック１０８の構成図を示す。
第３図において、３０１は画像メモリ制御ブロック１０
３より伝送されるデジタル画像データ（Ｖｉｄｅｏ）を
ラッチする為のラッチ回路Ａ（ラッチ回路ｌの出力はＶ
ｉｄｅｏ’ ）、３０３は人力画像データのγをブリン
クの出力特性に合わせるためのγ変換を行う為のテーブ
ルが格納されるＲＡＭ、３０２はγ変換テーブルを画像
形成に先だって、ＣＰＵ１０５がγ変換データをＲＡＭ
３０３にセットする場合と画像形成時Ｖｉｄｅｏ’ 信
号の値に応じてγ変換データを選択する場合とにおいて
、ＲＡＭ３０３に付勢するアドレス情報を切り換える為
のマルチプレクサ（ＭＰＸ）てあり、３０５はＣＰＵ１
０５のデータ・バス１４０とＲＡＭ３０３の入出力バス
との電気的な接続・非接続を行う為のバッファ回路、３
０４は画像形成時γ変換用ＲＡＭ３０３より出力される
データをラッチするためのラッチ回路Ｂである（ラッチ
回路Ｂの出力はＶｉｄｅｏ“）。
３より伝送されるデジタル画像データ（Ｖｉｄｅｏ）を
ラッチする為のラッチ回路Ａ（ラッチ回路ｌの出力はＶ
ｉｄｅｏ’ ）、３０３は人力画像データのγをブリン
クの出力特性に合わせるためのγ変換を行う為のテーブ
ルが格納されるＲＡＭ、３０２はγ変換テーブルを画像
形成に先だって、ＣＰＵ１０５がγ変換データをＲＡＭ
３０３にセットする場合と画像形成時Ｖｉｄｅｏ’ 信
号の値に応じてγ変換データを選択する場合とにおいて
、ＲＡＭ３０３に付勢するアドレス情報を切り換える為
のマルチプレクサ（ＭＰＸ）てあり、３０５はＣＰＵ１
０５のデータ・バス１４０とＲＡＭ３０３の入出力バス
との電気的な接続・非接続を行う為のバッファ回路、３
０４は画像形成時γ変換用ＲＡＭ３０３より出力される
データをラッチするためのラッチ回路Ｂである（ラッチ
回路Ｂの出力はＶｉｄｅｏ“）。
３０６は、前記Ｖｉｄｅｏ“を受けてＶｉｄｅｏ“の値
に基づき、一画素の形成区間を濃度に応じて複数ブロッ
クに分割し、画像形成のためのタイミング信号を発生す
る画像形成タイミング信号発生回路であり、３０７は前
記画像形成タイミング信号発生回路３０６により発生さ
れる画素分割タイミング信号からの、Ｖｉｄｅｏ に
応じた遅延時間量を算出する為の遅延量算出回路であり
、３０８は前記画像形成タイミング信号３０６の出力で
あるＴ Ｔ Ｌレベルの電気信号をＥＣＬレベルに変換
するレベル変換回路Ａである。
に基づき、一画素の形成区間を濃度に応じて複数ブロッ
クに分割し、画像形成のためのタイミング信号を発生す
る画像形成タイミング信号発生回路であり、３０７は前
記画像形成タイミング信号発生回路３０６により発生さ
れる画素分割タイミング信号からの、Ｖｉｄｅｏ に
応じた遅延時間量を算出する為の遅延量算出回路であり
、３０８は前記画像形成タイミング信号３０６の出力で
あるＴ Ｔ Ｌレベルの電気信号をＥＣＬレベルに変換
するレベル変換回路Ａである。
３０９及び３１０は各々、前記レベル変換回路Ａ３０８
の出力である開始トリカ信号５−ＴＲＧ、終了トリ力信
号Ｅ−ＴＲＧ信号を受けて、前記、遅延量算出回路３０
７により設定される所定の遅延時間経過後、パルス信号
５−ＣＬＫ、Ｅ−ＣＬＫを発生する遅延発生回路Ａ１及
び遅延発生回路Ｂである。（本実施例においては、前記
遅延発生回路として、デジタル・プログラマブル遅延発
生器、例えばＡＤ９５００を使用する。） ３１１は、前記信号５−ＴＲＧ、Ｅ−ＴＲＧ、５−ＣＬ
Ｋ。
の出力である開始トリカ信号５−ＴＲＧ、終了トリ力信
号Ｅ−ＴＲＧ信号を受けて、前記、遅延量算出回路３０
７により設定される所定の遅延時間経過後、パルス信号
５−ＣＬＫ、Ｅ−ＣＬＫを発生する遅延発生回路Ａ１及
び遅延発生回路Ｂである。（本実施例においては、前記
遅延発生回路として、デジタル・プログラマブル遅延発
生器、例えばＡＤ９５００を使用する。） ３１１は、前記信号５−ＴＲＧ、Ｅ−ＴＲＧ、５−ＣＬ
Ｋ。
Ｅ −ＣＬ Ｋを受けて所定時間幅の信号を発生させる
為のフリップフロップてあり（Ｓ−ＣＬＫ、 Ｅ−ＣＬ
Ｋはワイヤード○Ｒ接続される。）、３１２は前記フリ
ップフロップ３１１のＥＣＬレベル出力をＴ Ｔ Ｌレ
ベルに変換するためのレベル変換回路Ｂである。
為のフリップフロップてあり（Ｓ−ＣＬＫ、 Ｅ−ＣＬ
Ｋはワイヤード○Ｒ接続される。）、３１２は前記フリ
ップフロップ３１１のＥＣＬレベル出力をＴ Ｔ Ｌレ
ベルに変換するためのレベル変換回路Ｂである。
また、３１３は画像形成タイミング制御ブロック１０８
の動作タイミングを発生させるタイミング発生回路であ
る。
の動作タイミングを発生させるタイミング発生回路であ
る。
（２）（画像形成タイミング制御ブロックの動作説明）
次に、第３図、第４図、第５図及び第６図を用いて画像
形成タイミング制御ブロック１０８の動作説明を行う。
次に、第３図、第４図、第５図及び第６図を用いて画像
形成タイミング制御ブロック１０８の動作説明を行う。
第４図は画像形成タイミンク制御ブロック１０８の動作
の一例を示す動作タイミング・チャートの例、第５図は
デジタル入力画像に応じた画像形成タイミング信号発生
回路３０６の出力信号をレベル変換回路Ａ３０８てレベ
ル変換した信号５−ＴＲＧＸＥＴＲＧの出力タイミング
例を示す図、第６図はγ変換の一例を示す図である。
の一例を示す動作タイミング・チャートの例、第５図は
デジタル入力画像に応じた画像形成タイミング信号発生
回路３０６の出力信号をレベル変換回路Ａ３０８てレベ
ル変換した信号５−ＴＲＧＸＥＴＲＧの出力タイミング
例を示す図、第６図はγ変換の一例を示す図である。
先ず、第６図において、横軸Ｘはデジタル入力画像デー
タ（第３図及び第４図のＶｉｄｅｏ’ ）を示し、縦軸
ｙはγ変換後のデジタル画像データ（第３図、及び第４
図のＶｉｄｅｏ“）を示し、Ｖｉｄｅｏ’ が０〜Ａ
ｘ 、 Ａ ｘ ＝ Ｂ ｘ ＸＢ ｘ −Ｃｘ 、
ＣＸ ＮＤ ｘの場合に応じて、Ｖｉｄｅｏ は、
各々Ｏ〜Ａｙ、Ａｙ−ｒａｙ、ＢＹ〜ｃｙ、ｃｙ−ｒａ
ｙの値となるように第３図におけるＲＡＭ３０３てγ変
換される。尚、ＲＡＭ３０３の内容はＣＰＵ１０５が設
定できる構成となっており、γ変換テーブルは容易に変
更可能である。
タ（第３図及び第４図のＶｉｄｅｏ’ ）を示し、縦軸
ｙはγ変換後のデジタル画像データ（第３図、及び第４
図のＶｉｄｅｏ“）を示し、Ｖｉｄｅｏ’ が０〜Ａ
ｘ 、 Ａ ｘ ＝ Ｂ ｘ ＸＢ ｘ −Ｃｘ 、
ＣＸ ＮＤ ｘの場合に応じて、Ｖｉｄｅｏ は、
各々Ｏ〜Ａｙ、Ａｙ−ｒａｙ、ＢＹ〜ｃｙ、ｃｙ−ｒａ
ｙの値となるように第３図におけるＲＡＭ３０３てγ変
換される。尚、ＲＡＭ３０３の内容はＣＰＵ１０５が設
定できる構成となっており、γ変換テーブルは容易に変
更可能である。
第５図において、φは一画素を形成する為のクロック信
号を示し、８φは本実施例においては、画素を画素形成
の中心ａを基準として８等分された８ブロツクに分ける
為のクロック信号てあり、φの８倍の周波数を有する信
号である。また、（イ）、（ロ）、（ハ）、（ニ）はＶ
ｉ ｄ ｅ ｏ ” の値に応じて、（イ）Ｖｉｄｅ
ｏ が０−Ａｙの場合（０） Ｖｉｄｅｏ“がＡｙ−
ｒａｙの場合（ハ） Ｖｉｄｅｏ がＢｙ〜Ｃｙの場
合（ニ） Ｖｉｄｅｏ“がＣｙ−Ｄｙの場合における画
像形成タイミング発生回路３０６のレベル変換後の信号
５−ＴＲＧ、、Ｅ−ＴＲＧの出力タイミング例を示す。
号を示し、８φは本実施例においては、画素を画素形成
の中心ａを基準として８等分された８ブロツクに分ける
為のクロック信号てあり、φの８倍の周波数を有する信
号である。また、（イ）、（ロ）、（ハ）、（ニ）はＶ
ｉ ｄ ｅ ｏ ” の値に応じて、（イ）Ｖｉｄｅ
ｏ が０−Ａｙの場合（０） Ｖｉｄｅｏ“がＡｙ−
ｒａｙの場合（ハ） Ｖｉｄｅｏ がＢｙ〜Ｃｙの場
合（ニ） Ｖｉｄｅｏ“がＣｙ−Ｄｙの場合における画
像形成タイミング発生回路３０６のレベル変換後の信号
５−ＴＲＧ、、Ｅ−ＴＲＧの出力タイミング例を示す。
次に、第４図を中心に画像形成の動作に関して述べる。
画像メモリ制御ブロック１０３より送出されるデジタル
画像データＶｉｄｅｏは、φの立ち上がりてラッチ回路
Ａ３的にラッチされＶｉｄｅｏ’ をＲＡＭ３０３の
アドレス入力として付勢する。この時、ＭＰＸ３０２は
ラッチ回路Ａの出力を選択するようになっている。ＲＡ
Ｍ３０３は、前記Ｖｉｄｅｏ’ を受けてγ変換された
データを出力し、前記γ変換された出力ブタは、φの立
ち」二がりてラッチ回路Ｂ５０４にラッチされる（Ｖｉ
ｄｅｏ“）。画素形成タイミンク信号発生回路３０６は
、前記Ｖｉｄｅｏ“をＶ −Ｌ Ａ Ｔ ＣＴ−１の立
ち」二かりて取り込み、Ｖｉｄｅｏ“の値に応じて第５
図における（イ）、（ロ）、（ハ）、（ニ）の何しかの
タイミングで５−ＴＲＧ、 Ｅ−ＴＲＧ信号を発生する
（第４図の例では、（ロ）の場合となる。）。また、遅
延量算出回路３０７は、前記Ｖｉｄｅｏ をＶＬ Ａ
Ｔ ＣＨの立ち上がりて取り込み、Ｖｉｄｅｏ の
値に応じて、前記、画像形成タイミング信号発生回路３
０６により生成される５−ＴＲＧ、Ｅ−ＴＲＧ信号から
の各々の遅延時間量５−ＤＡ’ＦＡ、Ｅ−ＤＡＴＡを算
出しく第４図の例では、各々、ｔｌ、１２となる。）、
画像形成タイミング信号発生回路３０６より出力される
５−ＬＡＴＣＨｌＥ−ＬＡｉ’ＣＩＩ信号ニより、各々
ｔｌ、 ｔ２に相当する値、即ち、５−ＤＡＴＡ、Ｅ−
ＤＡＴＡが各々、遅延発生回路Ａ３０９、及び遅延発生
回路Ｂ５１０に取り込まれる。尚、５−ＬＡＴＣＨ，Ｅ
−ＬＡＴＣＨ。
画像データＶｉｄｅｏは、φの立ち上がりてラッチ回路
Ａ３的にラッチされＶｉｄｅｏ’ をＲＡＭ３０３の
アドレス入力として付勢する。この時、ＭＰＸ３０２は
ラッチ回路Ａの出力を選択するようになっている。ＲＡ
Ｍ３０３は、前記Ｖｉｄｅｏ’ を受けてγ変換された
データを出力し、前記γ変換された出力ブタは、φの立
ち」二がりてラッチ回路Ｂ５０４にラッチされる（Ｖｉ
ｄｅｏ“）。画素形成タイミンク信号発生回路３０６は
、前記Ｖｉｄｅｏ“をＶ −Ｌ Ａ Ｔ ＣＴ−１の立
ち」二かりて取り込み、Ｖｉｄｅｏ“の値に応じて第５
図における（イ）、（ロ）、（ハ）、（ニ）の何しかの
タイミングで５−ＴＲＧ、 Ｅ−ＴＲＧ信号を発生する
（第４図の例では、（ロ）の場合となる。）。また、遅
延量算出回路３０７は、前記Ｖｉｄｅｏ をＶＬ Ａ
Ｔ ＣＨの立ち上がりて取り込み、Ｖｉｄｅｏ の
値に応じて、前記、画像形成タイミング信号発生回路３
０６により生成される５−ＴＲＧ、Ｅ−ＴＲＧ信号から
の各々の遅延時間量５−ＤＡ’ＦＡ、Ｅ−ＤＡＴＡを算
出しく第４図の例では、各々、ｔｌ、１２となる。）、
画像形成タイミング信号発生回路３０６より出力される
５−ＬＡＴＣＨｌＥ−ＬＡｉ’ＣＩＩ信号ニより、各々
ｔｌ、 ｔ２に相当する値、即ち、５−ＤＡＴＡ、Ｅ−
ＤＡＴＡが各々、遅延発生回路Ａ３０９、及び遅延発生
回路Ｂ５１０に取り込まれる。尚、５−ＬＡＴＣＨ，Ｅ
−ＬＡＴＣＨ。
５−ＤＡＴＡ、、Ｅ−ＤＡＴＡはＴＴＬレベルの信号、
５−ＴＲＧ、Ｅ−ＴＲＧはＥＣＬレベルの信号である。
５−ＴＲＧ、Ｅ−ＴＲＧはＥＣＬレベルの信号である。
ここで、遅延量算出回路３０７は、例えばＲＡＭで構成
され、ＲＡＭ３０３と同様に遅延時間量はテーブル変換
処理によって得られる構成であって、ＣＰＵ１０５が設
定できる構成であっても良いし、また、前記、テーブル
変換処理機能をＲＡＭ３０３にもたせ、ｔ１十１２＝１
（分割された１ブロツクの時間）であることを利用し、
ｔｌまたはｔ２の何れか一方に相当する値をＲＡＭ３０
３から出力して、遅延量算出回路３０７に付勢し、他方
を算出する構成であっても良い。
され、ＲＡＭ３０３と同様に遅延時間量はテーブル変換
処理によって得られる構成であって、ＣＰＵ１０５が設
定できる構成であっても良いし、また、前記、テーブル
変換処理機能をＲＡＭ３０３にもたせ、ｔ１十１２＝１
（分割された１ブロツクの時間）であることを利用し、
ｔｌまたはｔ２の何れか一方に相当する値をＲＡＭ３０
３から出力して、遅延量算出回路３０７に付勢し、他方
を算出する構成であっても良い。
然る後、遅延発生回路Ａ１及び遅延発生回路Ｂは各々、
前記、５−ＴＲＧＸＥ−ＴＲＧ信号をトリ力として各々
、前記ｔｌ、 ｔ２の時間を計数した時点でパルス信
号５−ＣＬＫ、Ｅ−ＣＬＫを発生する。
前記、５−ＴＲＧＸＥ−ＴＲＧ信号をトリ力として各々
、前記ｔｌ、 ｔ２の時間を計数した時点でパルス信
号５−ＣＬＫ、Ｅ−ＣＬＫを発生する。
フリップフロップ３１１は、前記各信号５−ＴＲＧ。
Ｅ−ＴＲＧＸＳ−ＣＬＫ、Ｅ−ＣＬＫを受けて、第４図
におけるｔｗの時間幅を有する信号ＬＯＮを発生しく第
６図におけるＰ点に相当する濃度信号）、ＬＯＮはＥ
ＣＬ −Ｔ Ｔ Ｌレベル変換された後（Ｌ ＯＮ信号
）、不図示のレーザ・ドライバを駆動し、レーザ・ドラ
イバが駆動される時間により形成される画像の濃度が制
御される。
におけるｔｗの時間幅を有する信号ＬＯＮを発生しく第
６図におけるＰ点に相当する濃度信号）、ＬＯＮはＥ
ＣＬ −Ｔ Ｔ Ｌレベル変換された後（Ｌ ＯＮ信号
）、不図示のレーザ・ドライバを駆動し、レーザ・ドラ
イバが駆動される時間により形成される画像の濃度が制
御される。
以上説明したように、本実施例によれば、デジタル・プ
ログラマブル遅延発生器（本実施例では、ＡＤ９５００
を使用する。）を用いることにより（１）アナログ回路
特有のオフセット調整、ゲイン調整を行うことなくレー
ザのＯＮ・０ＦＦＦ時間を制御し中間調を表現すること
が可能である。
ログラマブル遅延発生器（本実施例では、ＡＤ９５００
を使用する。）を用いることにより（１）アナログ回路
特有のオフセット調整、ゲイン調整を行うことなくレー
ザのＯＮ・０ＦＦＦ時間を制御し中間調を表現すること
が可能である。
（２）回路の動作周波数をさほど上げずに、かつ、再現
できる線数（解像度）をさほど下げずに中間調を表現す
ることが可能である。
できる線数（解像度）をさほど下げずに中間調を表現す
ることが可能である。
（３）γ変換処理は可変構成となっているので、画像形
成装置の濃度補正はホスト・コンピュータで制御するこ
とが可能である。
成装置の濃度補正はホスト・コンピュータで制御するこ
とが可能である。
さらに派生効果として、
（４）一画素を形成するのに、一画素を先ず大きく分割
し、分割された１ブロツクをさらに細分割する構成を取
っているので、階調数を上げたい場合にも容易に対応可
能である。
し、分割された１ブロツクをさらに細分割する構成を取
っているので、階調数を上げたい場合にも容易に対応可
能である。
（５）、Ｊｚ記（４）で述べた構成から、所望の濃度領
域をさらにきめ細かく再現することが可能である。
域をさらにきめ細かく再現することが可能である。
等の効果もある。
〈画像形成タイミンク制御ブロックの第２の実施例〉（
１）（構成） 第１３図に画像形成装置１０２の画像形成タイミング制
御ブロック１０８の第２の実施例の構成図を示す。
１）（構成） 第１３図に画像形成装置１０２の画像形成タイミング制
御ブロック１０８の第２の実施例の構成図を示す。
第１３図において、３０１′〜３０５′ は第１の実
施例の３０１〜３０５と同様の機能を有し、３０１′
は画像メモリ制御ブロック１０３より伝送されるデジタ
ル画像データ（Ｖｉｄｅｏ）をラッチする為のラッチ回
路Ａ（ラッチ回路１の出力はＶｉｄｅｏ’）、３０３′
は例えば第６図のγ変換を行う為のテーブルが格納され
るＲＡＭ、３０２′ はγ変換テーブルを画像形成に先
だって、ＣＰＵ１０５がγ変換データをＲＡＭ３０３′
にセットする場合と画像形成時Ｖｉｄｅｏ 信号の
値に応じてγ変換データを選択する場合とにおいて、Ｒ
ＡＭ３０３’ にイ」勢するアドレス情報を切り換え
る為のマルチプレクサ（ＭＰＸ）であり、３０５′は、
ＣＰＵ１０５のデータ・バスとＲＡＭ３０３’の入出力
バスとの電気的な接続・非接続を行う為のバッファ回路
、３０４′は画像形成時γ変換用ＲＡＭ３０３′より出
力されるデータをラッチするためのラッチ回路Ｂである
（ラッチ回路Ｂの出力はＶｉｄｅｏ″）。
施例の３０１〜３０５と同様の機能を有し、３０１′
は画像メモリ制御ブロック１０３より伝送されるデジタ
ル画像データ（Ｖｉｄｅｏ）をラッチする為のラッチ回
路Ａ（ラッチ回路１の出力はＶｉｄｅｏ’）、３０３′
は例えば第６図のγ変換を行う為のテーブルが格納され
るＲＡＭ、３０２′ はγ変換テーブルを画像形成に先
だって、ＣＰＵ１０５がγ変換データをＲＡＭ３０３′
にセットする場合と画像形成時Ｖｉｄｅｏ 信号の
値に応じてγ変換データを選択する場合とにおいて、Ｒ
ＡＭ３０３’ にイ」勢するアドレス情報を切り換え
る為のマルチプレクサ（ＭＰＸ）であり、３０５′は、
ＣＰＵ１０５のデータ・バスとＲＡＭ３０３’の入出力
バスとの電気的な接続・非接続を行う為のバッファ回路
、３０４′は画像形成時γ変換用ＲＡＭ３０３′より出
力されるデータをラッチするためのラッチ回路Ｂである
（ラッチ回路Ｂの出力はＶｉｄｅｏ″）。
３０６′は、前記、Ｖｉｄｅｏ“を受けてＶ ｉ ｄ
ｅ ｏ″の値に基づき、一画素形成区間の開始を示すＴ
ＲＧ信号から画素の形成開始を示す画素開始トリカ５−
ＴＲＧ信号を発生するまでの、再現すべき濃度に応じた
遅延時間量を算出する遅延量算出回路Ａ、３０７’は前
記遅延量算出回路Ａ ３０６’の出力を受けて、ＴＲＧ
信号からの所定の濃度に応じた時間遅延を行わせ、５−
ＴＲＧ信号を発生させる遅延発生回路Ａｌ３Ｏ３′はＴ
ｉ’ Ｉ−レベルの信号をＥＣＬレベルに変換するレ
ベル変換回路Ａ、３０９′は、前記５−ＴＲＧ信号を受
けて遅延発生回路Ｂ３］１’、遅延発生回路Ｃ３１２’
のどちらにトリガ信号を付勢するかを選択するトリ力信
号選択回路である。
ｅ ｏ″の値に基づき、一画素形成区間の開始を示すＴ
ＲＧ信号から画素の形成開始を示す画素開始トリカ５−
ＴＲＧ信号を発生するまでの、再現すべき濃度に応じた
遅延時間量を算出する遅延量算出回路Ａ、３０７’は前
記遅延量算出回路Ａ ３０６’の出力を受けて、ＴＲＧ
信号からの所定の濃度に応じた時間遅延を行わせ、５−
ＴＲＧ信号を発生させる遅延発生回路Ａｌ３Ｏ３′はＴ
ｉ’ Ｉ−レベルの信号をＥＣＬレベルに変換するレ
ベル変換回路Ａ、３０９′は、前記５−ＴＲＧ信号を受
けて遅延発生回路Ｂ３］１’、遅延発生回路Ｃ３１２’
のどちらにトリガ信号を付勢するかを選択するトリ力信
号選択回路である。
３１０′ は前記５−ＴＲＧ信号から画素形成の終了
を示すＣＬ Ｋ−Ａ、またはＣＬＫ−Ｂまでの再現すべ
き濃度に応じた遅延時間量を算出する遅延量算出回路Ｂ
、３１１’ 、３１２’ は各々前記、遅延量算出回
路Ｂの出力を受けて、５−ＴＲＧ信号から所定の濃度に
応じた時間遅延をおこなわせ、ＣＬ Ｋ−Ａ 、または
ＣＬ Ｋ−Ｂを発生させる為の遅延発生回路Ｂ、及ＵＭ
Ｑｎ 発生回路Ｃ、：３ ＋ ３’ ＬＬ−１ｉｉｌ
記Ｓ−′ｒＲＧ 、 ＣＬＫＡ 、 ＣＬＫ−１３信
号を受けて、所定の濃度に応じたパルス幅の画素信号を
発生させる為のフリップフロップ、３１４′ はＥＣＬ
レベルの信号をＴ Ｔ Ｌレベルの信号に変換するレベ
ル変換回路Ｂである。
を示すＣＬ Ｋ−Ａ、またはＣＬＫ−Ｂまでの再現すべ
き濃度に応じた遅延時間量を算出する遅延量算出回路Ｂ
、３１１’ 、３１２’ は各々前記、遅延量算出回
路Ｂの出力を受けて、５−ＴＲＧ信号から所定の濃度に
応じた時間遅延をおこなわせ、ＣＬ Ｋ−Ａ 、または
ＣＬ Ｋ−Ｂを発生させる為の遅延発生回路Ｂ、及ＵＭ
Ｑｎ 発生回路Ｃ、：３ ＋ ３’ ＬＬ−１ｉｉｌ
記Ｓ−′ｒＲＧ 、 ＣＬＫＡ 、 ＣＬＫ−１３信
号を受けて、所定の濃度に応じたパルス幅の画素信号を
発生させる為のフリップフロップ、３１４′ はＥＣＬ
レベルの信号をＴ Ｔ Ｌレベルの信号に変換するレベ
ル変換回路Ｂである。
また、３１５′ は、画素形成タイミング制御ブロッ
ク１０８の動作タイミングを発生させるタイミング発生
回路である。
ク１０８の動作タイミングを発生させるタイミング発生
回路である。
（２）（画像形成タイミング制御ブロックの動作説明）
次に、第１３図、第１／Ｉ図、及び第１５図を用いて画
像形成タイミング制御ブロック１０８の動作説明を行う
。
次に、第１３図、第１／Ｉ図、及び第１５図を用いて画
像形成タイミング制御ブロック１０８の動作説明を行う
。
第１４図は、画像形成タイミング制御ブロック１０８の
動作の一例を示す動作タイミング・チャートの例、第１
５図は、第二の遅延発生手段が第一の遅延発生手段の２
倍の速度で動作することを説明する図である。
動作の一例を示す動作タイミング・チャートの例、第１
５図は、第二の遅延発生手段が第一の遅延発生手段の２
倍の速度で動作することを説明する図である。
画像メモリ制御ブロック１０３より送出されるデジタル
画像データＶｉｄｅｏは、一画素形成の為のクロックφ
の立ち上がりでラッチ回路Ａ３０１′ にラッチされ
Ｖｉｄｅｏ’ をＲＡＭ３０３’ のアドレス人力と
して（１勢する（この時、ＭＰＸ３０２’ はラッチ
回路Ａの出力を選択するようになっている。）。ＲＡＭ
３０３′ は、前記、Ｖｉｄｅｏ’ を受けてγ変
換されたデータを出力し、前記γ変換された出力データ
は、φの立ち上がりでラッチ回路８３０４′ にラッ
チされる（Ｖｉｄｅｏ“）。
画像データＶｉｄｅｏは、一画素形成の為のクロックφ
の立ち上がりでラッチ回路Ａ３０１′ にラッチされ
Ｖｉｄｅｏ’ をＲＡＭ３０３’ のアドレス人力と
して（１勢する（この時、ＭＰＸ３０２’ はラッチ
回路Ａの出力を選択するようになっている。）。ＲＡＭ
３０３′ は、前記、Ｖｉｄｅｏ’ を受けてγ変
換されたデータを出力し、前記γ変換された出力データ
は、φの立ち上がりでラッチ回路８３０４′ にラッ
チされる（Ｖｉｄｅｏ“）。
遅延量算出回路Ａ３０６’ は、前記Ｖｉｄｅｏ
を受けて、第１４図におけるｔｌ（またはｔ３）に相当
する遅延時間量を算出し、遅延発生回路Ａ３０７’
に付勢する。遅延発生回路Ａ３０７’ は、第１４図
における１、 Ａ Ｔ ＣＩ−Ｔ信号で前記遅延量算出
回路Ａ３０６’の出力信ひをラッチし、然る後、一画素
形成の為のクロックφに同期したＴＲＧ信号を受けて、
第１４図における目（またはｔ３）の時間遅延の後５−
ＴＲＧ信号を発生する。ここで、ＬＡＴＣＨ信号、及び
遅延発生回路Ａ３０７’ の出力はＴ ｉ’ Ｌレベ
ルの信号て良い。
を受けて、第１４図におけるｔｌ（またはｔ３）に相当
する遅延時間量を算出し、遅延発生回路Ａ３０７’
に付勢する。遅延発生回路Ａ３０７’ は、第１４図
における１、 Ａ Ｔ ＣＩ−Ｔ信号で前記遅延量算出
回路Ａ３０６’の出力信ひをラッチし、然る後、一画素
形成の為のクロックφに同期したＴＲＧ信号を受けて、
第１４図における目（またはｔ３）の時間遅延の後５−
ＴＲＧ信号を発生する。ここで、ＬＡＴＣＨ信号、及び
遅延発生回路Ａ３０７’ の出力はＴ ｉ’ Ｌレベ
ルの信号て良い。
一方、遅延量算出回路Ｂ５１０’は、前記、Ｖｉｄｅｏ
”を受けて、第１４図における１２（またはｔ４）に相
当する遅延時間量を算出し、遅延発生回路Ｂ５１１’及
び遅延発生回路Ｃ３］２’ に付勢する。遅延発生回
路Ｂ３］］’ は、第１４図におけるＬＡＴＣＨ−Ａ
信号のタイミンクで前記遅延量算出回路Ｂ３ ］ ０’
の出力信号（１２に相当する値）をラッチし、遅延
発生回路Ｃ３１２’ は、第１４図におけるＴ−Ａ
Ｔ ＣＨ−Ｂのタイミングで前記、遅延量算出回路Ｂ５
１０’ の出力信号（ｔ４に相当する値）をラッチす
る。ここで、Ｌ Ａ Ｔ ＣＨ−Ａ信号、Ｔ−Ａ Ｔ
ＣＨ−Ｂ信号、及び遅延量算出回路Ｂ３ ］ ０’ の
出力信号はＴ Ｔ Ｉ−レベルの信号で良い。
”を受けて、第１４図における１２（またはｔ４）に相
当する遅延時間量を算出し、遅延発生回路Ｂ５１１’及
び遅延発生回路Ｃ３］２’ に付勢する。遅延発生回
路Ｂ３］］’ は、第１４図におけるＬＡＴＣＨ−Ａ
信号のタイミンクで前記遅延量算出回路Ｂ３ ］ ０’
の出力信号（１２に相当する値）をラッチし、遅延
発生回路Ｃ３１２’ は、第１４図におけるＴ−Ａ
Ｔ ＣＨ−Ｂのタイミングで前記、遅延量算出回路Ｂ５
１０’ の出力信号（ｔ４に相当する値）をラッチす
る。ここで、Ｌ Ａ Ｔ ＣＨ−Ａ信号、Ｔ−Ａ Ｔ
ＣＨ−Ｂ信号、及び遅延量算出回路Ｂ３ ］ ０’ の
出力信号はＴ Ｔ Ｉ−レベルの信号で良い。
即ち、１’ ＲＧ信号に同期したＴ −Ｓ Ｅ Ｔ−信
号に応じて、トリカ信号選択回路３０９′ により遅延
発生回路１’３３１Ｔ’ 、及び遅延発生回路Ｃ３］
２’ には一画素おき交互に５−ＴＲＧ信号がイ４勢
され、遅延発生回路Ｂ５１１′、及び遅延発生回路Ｃ３
］２’ は各々５−ＴＲＧ信号からの所定の遅延時間ｔ
１、及びｔ３経過の後ＣＬ Ｋ −Ａ、及びＣＬ Ｋ
−Ｂ信号を発生する。
号に応じて、トリカ信号選択回路３０９′ により遅延
発生回路１’３３１Ｔ’ 、及び遅延発生回路Ｃ３］
２’ には一画素おき交互に５−ＴＲＧ信号がイ４勢
され、遅延発生回路Ｂ５１１′、及び遅延発生回路Ｃ３
］２’ は各々５−ＴＲＧ信号からの所定の遅延時間ｔ
１、及びｔ３経過の後ＣＬ Ｋ −Ａ、及びＣＬ Ｋ
−Ｂ信号を発生する。
ここで、第１５図に示すように、例えば、一画素形成区
間クロックφの一周期を１６等分したブロックに分割し
て濃度表現を行う場合、画素の中心；１を基準にして前
後の幅４ブロックのパルス信号を発生させたものとする
と５−ＴＲＧ、及びＣＬＫ−Ａ（またはＣＬ Ｋ −Ｂ
）は、ａから数えて４ブロツクのところで発生する。
間クロックφの一周期を１６等分したブロックに分割し
て濃度表現を行う場合、画素の中心；１を基準にして前
後の幅４ブロックのパルス信号を発生させたものとする
と５−ＴＲＧ、及びＣＬＫ−Ａ（またはＣＬ Ｋ −Ｂ
）は、ａから数えて４ブロツクのところで発生する。
ところが５−ＴＲＧを基準にするとＣＬＫ−Ａ （また
はＣＬＫ−Ｂ）は、５−ＴＲＧがら８ブロツクのところ
て発生させなければならない。
はＣＬＫ−Ｂ）は、５−ＴＲＧがら８ブロツクのところ
て発生させなければならない。
即ち、遅延発生回路へ３０７′、遅延発生回路Ｂ５１１
’遅延発生回路Ｃ３１２′ は、同種の素子を用いる
ので遅延ステップ分解数は同じとなるので、遅延発生回
路Ｂ５１１′、及び遅延発生回路Ｃ３］ ２’ は遅
延発生回路Ａ３０７’ の２倍の速度で動作（１ステツ
プあたりの遅延時間量が２倍）させる構成となり、画素
の中心ａを基準にして対象にパルス幅を発生させること
ができる。
’遅延発生回路Ｃ３１２′ は、同種の素子を用いる
ので遅延ステップ分解数は同じとなるので、遅延発生回
路Ｂ５１１′、及び遅延発生回路Ｃ３］ ２’ は遅
延発生回路Ａ３０７’ の２倍の速度で動作（１ステツ
プあたりの遅延時間量が２倍）させる構成となり、画素
の中心ａを基準にして対象にパルス幅を発生させること
ができる。
フリップフロップ３１３′ は、前記各信号５−ＴＲ
Ｇ。
Ｇ。
ＣＬＫ−Ａ、ＣＬＫ−Ｂ信号を受けて、第１４図に示す
ように所定の濃度に応じた所定のパルス幅（ｔｗｌ、ま
たはｔｗ２）の信号ＬＯＮ’ を発生し、Ｌ ＯＮ
’ はレベル変換回路Ｂ５１４’ によりＥ ＣＬ
−Ｔ Ｔ Ｉ−レベル変換された後（Ｌ ＯＮ信号）
、不図示のレーザ・ドライバを駆動し、レーザ・トライ
バが駆動される時間により形成される画像の濃度が制御
される。
ように所定の濃度に応じた所定のパルス幅（ｔｗｌ、ま
たはｔｗ２）の信号ＬＯＮ’ を発生し、Ｌ ＯＮ
’ はレベル変換回路Ｂ５１４’ によりＥ ＣＬ
−Ｔ Ｔ Ｉ−レベル変換された後（Ｌ ＯＮ信号）
、不図示のレーザ・ドライバを駆動し、レーザ・トライ
バが駆動される時間により形成される画像の濃度が制御
される。
以上説明したように、本実施例によれば、デジタル・プ
ログラマブル遅延発生器（本実施例では、ＡＤ９５００
を使用する。）を用いることにより（１）アナログ回路
特有のオフセット調整、ゲイン調整を行うことなくレー
ザの０Ｎ−ＯＦＦ時間を制御し中間調を表現することが
可能である。
ログラマブル遅延発生器（本実施例では、ＡＤ９５００
を使用する。）を用いることにより（１）アナログ回路
特有のオフセット調整、ゲイン調整を行うことなくレー
ザの０Ｎ−ＯＦＦ時間を制御し中間調を表現することが
可能である。
（２）回路の動作周波数をさほど一ヒげずに、かつ、再
現できる線数（解像度）をさほと下げずに中間調を表現
することが可能である。
現できる線数（解像度）をさほと下げずに中間調を表現
することが可能である。
（３）更に、γ変換処理は可変構成となっているので、
画像形成装置の濃度補正はホスト・コンピュータで制御
することが可能である。
画像形成装置の濃度補正はホスト・コンピュータで制御
することが可能である。
第７図〜第１６図に他の実施例を示す。
（１）第７図において、７０１は５Ｃ３Ｉ、Ｒ３２３２
Ｃ。
Ｃ。
双方向セントロニクス等の汎用インタフェース制御ブロ
ックであり、７０２は、画像−ページ分の多値画像デー
タを記憶できるページメモリである。他の構成は第１図
又は第２図の実施例と同様である。
ックであり、７０２は、画像−ページ分の多値画像デー
タを記憶できるページメモリである。他の構成は第１図
又は第２図の実施例と同様である。
即ち、第１、第２の実施例で述べたインタフェースの場
合は、画像データ伝送レートは、画像形成装置１０２の
画像形成レートよりも早くなければならないが、第７図
のような構成を取ることにより、データ伝送レートの低
いポスト・コンピュータ１０１との接続が可能となるも
のである。
合は、画像データ伝送レートは、画像形成装置１０２の
画像形成レートよりも早くなければならないが、第７図
のような構成を取ることにより、データ伝送レートの低
いポスト・コンピュータ１０１との接続が可能となるも
のである。
（２）第８図において、８０１は伸張回路、８０２は、
メモリである。
メモリである。
即ち、他の実施例第７図で述べた構成においては、ホス
ト・コンピュータ１０１と画像形成装置１０２とのデー
タ伝送時間が長くなってしまうので、ホスト・コンピュ
ータ１０１側で予め多値画像データを圧縮し、圧縮デー
タを画像形成装置＋０２に伝送し、データ伝送時間を短
縮するものである。
ト・コンピュータ１０１と画像形成装置１０２とのデー
タ伝送時間が長くなってしまうので、ホスト・コンピュ
ータ１０１側で予め多値画像データを圧縮し、圧縮デー
タを画像形成装置＋０２に伝送し、データ伝送時間を短
縮するものである。
画像形成装置１０２は、圧縮データを受は取って伸張回
路８０１で画像データを復元しメモリ８０２に一担記憶
する。
路８０１で画像データを復元しメモリ８０２に一担記憶
する。
メモリ８０２は、伸張回路８０１の復元速度によってラ
イン・バッファ・メモリ構成の場合と、ペン・メモリ構
成の場合とがある。
イン・バッファ・メモリ構成の場合と、ペン・メモリ構
成の場合とがある。
（３）第９図は第１の実施例の変形例てあり、９０１．
９０２は各々遅延発生回路Ａ３０９、遅廷発生回路■１
：口０と同様の遅延発生回路Ｃ１及び遅延発生回路りで
ある。
９０２は各々遅延発生回路Ａ３０９、遅廷発生回路■１
：口０と同様の遅延発生回路Ｃ１及び遅延発生回路りで
ある。
第１の実施例においては、第５図に示したように一画素
を形成する為のクロックφの８倍の周波数を有するクロ
ック８φに同期し、一画素を８等分して画素形成のタイ
ミング信何を発生ずる例について述へた。
を形成する為のクロックφの８倍の周波数を有するクロ
ック８φに同期し、一画素を８等分して画素形成のタイ
ミング信何を発生ずる例について述へた。
第９図、及び第１０図は遅延発生回路Ｃ９０１、及び遅
延発生回路Ｄ９０２を設けることにより、一画素を形成
する為のクロックφに同期して画素形成のタイミング信
号を発生する場合の構成を示したものである。
延発生回路Ｄ９０２を設けることにより、一画素を形成
する為のクロックφに同期して画素形成のタイミング信
号を発生する場合の構成を示したものである。
即ち、第１０図において、第５図におけるＳ−Ｔ ＲＧ
。
。
Ｅ−ＴＲＧを発生させるために、クロックφに同期して
５−ＴＲＧ′、Ｅ−ＴＲＧ′ を発生させ、５ＴＲＧ’
、Ｅ−ＴＲＧ’ から５−ＴＲＧｌＥ−ＴＲＧまで
の各々の遅延時間ｔ３、ｔ４に相当する値５ＤＡＴＡ’
、Ｅ−ＤＡＴＡ’ を各々遅延発生回路Ｃ（９０１）
、遅延発生回路Ｄ（９０’２）に設定するようにしたも
のである。
５−ＴＲＧ′、Ｅ−ＴＲＧ′ を発生させ、５ＴＲＧ’
、Ｅ−ＴＲＧ’ から５−ＴＲＧｌＥ−ＴＲＧまで
の各々の遅延時間ｔ３、ｔ４に相当する値５ＤＡＴＡ’
、Ｅ−ＤＡＴＡ’ を各々遅延発生回路Ｃ（９０１）
、遅延発生回路Ｄ（９０’２）に設定するようにしたも
のである。
尚、第１０図（７）Ｓ−ＬＡＴＣＩＴ’ 、Ｅ−ＬＡＴ
ＣＨ’はＳ −Ｌ Ａ Ｔ ＣＨｌＥ −Ｌ Ａ Ｔ
ＣＩ−１と同様ノタイミンクで発生される。
ＣＨ’はＳ −Ｌ Ａ Ｔ ＣＨｌＥ −Ｌ Ａ Ｔ
ＣＩ−１と同様ノタイミンクで発生される。
（４）第１又は第２の実施例においては、レーザをＯＮ
するかＯＦＦするかの１ピット情報のみてレーザを制御
する例について述べたが、第１１図に示ずようにレーザ
・パワーを３値（ＯＦ Ｆ 、レベル１、レベル２）で
制御する方法も“らえられる。
するかＯＦＦするかの１ピット情報のみてレーザを制御
する例について述べたが、第１１図に示ずようにレーザ
・パワーを３値（ＯＦ Ｆ 、レベル１、レベル２）で
制御する方法も“らえられる。
この方法によれば、遅延発生回路Ａ３０９、遅延発生回
路Ｂ５１０を、第１２図に示すようなインダクタンスで
構成されるデイレイラインｌ ２０２の出力を選択（セ
レクタは１２０３）するような構成の遅延回路ブロック
１２０１で置き換える構成とし、一画素をＭ等分したブ
ロックを前記遅延回路ブロック１２０１てＮ等分し、先
に述べたレーザ・パワーを３値で制御する方法と組み合
わせれば、Ｎをさほど大きくすることなくある程度階調
を高めることが６丁能となる。
路Ｂ５１０を、第１２図に示すようなインダクタンスで
構成されるデイレイラインｌ ２０２の出力を選択（セ
レクタは１２０３）するような構成の遅延回路ブロック
１２０１で置き換える構成とし、一画素をＭ等分したブ
ロックを前記遅延回路ブロック１２０１てＮ等分し、先
に述べたレーザ・パワーを３値で制御する方法と組み合
わせれば、Ｎをさほど大きくすることなくある程度階調
を高めることが６丁能となる。
（５）前述した第２の実施例においては、画素形成終了
タイミング信号は、遅延発生回路Ｂ５１１′、及び遅延
発生回路Ｃ３］ ２’ を用いて一画素おき交互に発
生させる構成について述べた。
タイミング信号は、遅延発生回路Ｂ５１１′、及び遅延
発生回路Ｃ３］ ２’ を用いて一画素おき交互に発
生させる構成について述べた。
これは、使用する遅延発生回路（例えば、デジタルプロ
グラマブル遅延回路ＡＤ９５００）の内部構成がランプ
信号発生器とＤ／Ａコンバータ（ＤＡＣ）とからなって
おり、トリ力信号が入力されるとランプ信号発生器が動
作し、前記、ランプ信号とＤＡＣの出力信号が一致した
時点て遅延信号が発生ずるようになっており、前記、Ｄ
ＡＣのセトリング時間の関係で、第２の実施例では、一
画素おき交互に処理する構成とした。
グラマブル遅延回路ＡＤ９５００）の内部構成がランプ
信号発生器とＤ／Ａコンバータ（ＤＡＣ）とからなって
おり、トリ力信号が入力されるとランプ信号発生器が動
作し、前記、ランプ信号とＤＡＣの出力信号が一致した
時点て遅延信号が発生ずるようになっており、前記、Ｄ
ＡＣのセトリング時間の関係で、第２の実施例では、一
画素おき交互に処理する構成とした。
然しなから、第１６図に示す構成にすると、画素形成終
了タイミング信号発生のための遅延発生回路は１ケで実
現することが可能である。
了タイミング信号発生のための遅延発生回路は１ケで実
現することが可能である。
第１６図において、８０１′ は遅延量算出回路２の出
力を受けてＤ／Ａ変換するＤＡＣ１８０２′ は前記Ｄ
ＡＣ８０１’ のアナログ出力をサンプルしホールド
するサンプル・ホールト回路である。
力を受けてＤ／Ａ変換するＤＡＣ１８０２′ は前記Ｄ
ＡＣ８０１’ のアナログ出力をサンプルしホールド
するサンプル・ホールト回路である。
即ち、遅延発生回路Ｄ８１１’ （例えば、ＡＤ９５
００）のオフセット調整端子に前記、サンプル・ボール
ド回路８０２の出力を接続し、ＡＤ９５００の内部ＤＡ
Ｃの機能をＤＡＣ８０１’ で行うようにしたもので
ある（この時、ＡＤ９５００の内部ＤＡＣの入力は強制
的に“０゛に設定される、ようにしてお（）。
００）のオフセット調整端子に前記、サンプル・ボール
ド回路８０２の出力を接続し、ＡＤ９５００の内部ＤＡ
Ｃの機能をＤＡＣ８０１’ で行うようにしたもので
ある（この時、ＡＤ９５００の内部ＤＡＣの入力は強制
的に“０゛に設定される、ようにしてお（）。
このような構成にすると、Ｓ −”ｒＲＧのタイミング
でＤＡＣ８０１’ の出力はサンプル・ホールトされ、
ＬＡＴＣＩＩのタイミングでＤＡＣ８０１′ のデータ
が更新されても所定時間の後に画素形成終了タイミング
信号が出力される。尚、第１６図のＣＬ Ｋ信号は第】
４図におけるＣＬＫ−Ａ、及びＣＬ Ｋ −Ｂと同様の
タイミングて出力される画素形成終了タイミング信号で
ある。
でＤＡＣ８０１’ の出力はサンプル・ホールトされ、
ＬＡＴＣＩＩのタイミングでＤＡＣ８０１′ のデータ
が更新されても所定時間の後に画素形成終了タイミング
信号が出力される。尚、第１６図のＣＬ Ｋ信号は第】
４図におけるＣＬＫ−Ａ、及びＣＬ Ｋ −Ｂと同様の
タイミングて出力される画素形成終了タイミング信号で
ある。
以−１−１説明した如く本発明に依ればアナロク回路特
有のオフセット調整、ゲイン調整が必要なく、しかも高
階調、高解像度の画像信号を得ることができるものであ
る。
有のオフセット調整、ゲイン調整が必要なく、しかも高
階調、高解像度の画像信号を得ることができるものであ
る。
第１図は本実施例の画像処理装置の概略構成図を示す図
、 第２図はポスト・コンピュータと画像形成装置との画像
伝送の動作タイミングの一例を示す図、第３図は画像形
成タイミング制御ブロックの第１の実施例の概略構成を
示す図、 第４図は第３図の画像形成タイミング制御ブロックの動
作の一例を示す図、 第５図は人力画像データの値に応じた画像形成タイミン
グ信りのタイミング例を示す図、第６図はγ変換の一例
を示す図、 第７図〜第１２図は他の実施例を示す図、第１３図は画
像形成タイミング制御ブロックの第２の実施例の概略構
成を示す図、 第１４図は第１３図の画像形成タイミング制御ブロック
の動作の一例を示す図、 第１５図は第二の遅延発生手段が第一の遅延発生手段の
２倍の速度で動作することを説明する図、第１６図は第
２の実施例の変形例を示す図である。
、 第２図はポスト・コンピュータと画像形成装置との画像
伝送の動作タイミングの一例を示す図、第３図は画像形
成タイミング制御ブロックの第１の実施例の概略構成を
示す図、 第４図は第３図の画像形成タイミング制御ブロックの動
作の一例を示す図、 第５図は人力画像データの値に応じた画像形成タイミン
グ信りのタイミング例を示す図、第６図はγ変換の一例
を示す図、 第７図〜第１２図は他の実施例を示す図、第１３図は画
像形成タイミング制御ブロックの第２の実施例の概略構
成を示す図、 第１４図は第１３図の画像形成タイミング制御ブロック
の動作の一例を示す図、 第１５図は第二の遅延発生手段が第一の遅延発生手段の
２倍の速度で動作することを説明する図、第１６図は第
２の実施例の変形例を示す図である。
Claims (7)
- （１）デジタル入力信号から画素形成開始タイミング信
号を得る第１の手段と、デジタル入力信号から画素形成
終了タイミング信号を得る第２の手段と、前記両タイミ
ング信号から画素形成区間信号を得る第３の手段を有す
ることを特徴とする画像処理装置。 - （２）前記第１、第２の手段としてデジタル遅延回路を
用いたことを特徴とする特許請求の範囲第１項記載の画
像処理装置。 - （３）前記第２の手段のデジタル遅延回路は前記第１の
手段のデジタル遅延回路の２倍の速度で動作することを
特徴とする特許請求の範囲第２項記載の画像処理装置。 - （４）デジタル入力画像データの値により、形成すべき
一画素を複数ブロックに分割する画素分割手段、 前記画素分割手段により発生される画素分割タイミング
信号に基づき、画素形成開始タイミング信号及び画素形
成終了タイミング信号を発生させる手段を有することを
特徴とする画像処理装置。 - （５）特許請求の範囲第４項において、前記画素形成開
始タイミング信号及び画素形成終了タイミング信号は、
前記画素分割タイミング信号を遅延する遅延手段により
発生されることを特徴とする画像処理装置。 - （６）特許請求の範囲第５項において前記遅延手段の前
記画素形成開始タイミング信号及び画素形成終了タイミ
ング信号の前記画素分割タイミング信号からの遅延時間
を、前記デジタル入力画像データの値に基づき決定する
遅延量算出手段を有することを特徴とする画像処理装置
。 - （７）特許請求の範囲第６項において前記遅延量算出手
段により発生される遅延時間量は、選択可能であること
を特徴とする画像処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266869A JP3048172B2 (ja) | 1990-10-03 | 1990-10-03 | 画像処理装置 |
| EP91308951A EP0479537B1 (en) | 1990-10-03 | 1991-09-30 | Image formation apparatus |
| DE69130791T DE69130791T2 (de) | 1990-10-03 | 1991-09-30 | Abbildungsgerät |
| KR1019910017287A KR950000760B1 (ko) | 1990-10-03 | 1991-10-02 | 화상형성장치 |
| US08/669,129 US5754303A (en) | 1990-10-03 | 1996-06-24 | Image forming apparatus with a digital modulator |
| HK98112751.7A HK1011818B (en) | 1990-10-03 | 1998-12-03 | Image formation apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2266869A JP3048172B2 (ja) | 1990-10-03 | 1990-10-03 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142876A true JPH04142876A (ja) | 1992-05-15 |
| JP3048172B2 JP3048172B2 (ja) | 2000-06-05 |
Family
ID=17436785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266869A Expired - Fee Related JP3048172B2 (ja) | 1990-10-03 | 1990-10-03 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048172B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN120821686A (zh) * | 2025-09-19 | 2025-10-21 | 合肥埃科光电科技股份有限公司 | 一种并行色差校正系统、串行色差校正系统、方法及介质 |
-
1990
- 1990-10-03 JP JP2266869A patent/JP3048172B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN120821686A (zh) * | 2025-09-19 | 2025-10-21 | 合肥埃科光电科技股份有限公司 | 一种并行色差校正系统、串行色差校正系统、方法及介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3048172B2 (ja) | 2000-06-05 |
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