JPS6089891A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6089891A JPS6089891A JP58197043A JP19704383A JPS6089891A JP S6089891 A JPS6089891 A JP S6089891A JP 58197043 A JP58197043 A JP 58197043A JP 19704383 A JP19704383 A JP 19704383A JP S6089891 A JPS6089891 A JP S6089891A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- row
- read
- cell
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims abstract description 37
- 239000011159 matrix material Substances 0.000 abstract description 4
- 230000000415 inactivating effect Effects 0.000 abstract 1
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ゛に関し、特に一部シリア、 ル
アクセスを主体とするメモリに関するものである。
アクセスを主体とするメモリに関するものである。
近年半導体メモリはＭＯＳ型のダイナミックメモリの発
展にょシ大容量化されピッＭｌのコストが急速に竺下し
多くの分野で使用されるようになって来た。特に画像処
理の分野においてはブラウン管上の１画素子をメモリの
１ビツトに対応させ、メモリに書かれた内容をブラウン
管に画像として出し、これによシ画象拠理の機能の向上
を計っている。この、ようなメモリのアクセスはブラウ
ン管の構造上高速のシリアルアクセスが要求され１画素
子当シの読み出しサイクルは５０〜７Ｑｎｓとされてい
る。しかしメモリのサイクルは３００〜４００１ｇと遅
く、このためインターリーブ等の技術が用いられている
◎又−万メモリは通常Ｍ＠Ｎのマトリックスに構成され
ておシ、１行に配置されたＮ個のメモリセルを各セルに
接続されたＮ個の列線ヘセルデーターを読み出す、しか
る後に列線の内の１個を外部へ接続し読み出し書込等が
実行される。最近のアドレスマルチプレクス方式のメモ
リでは各列線に塾み出された１行分のメモリセルの情報
を１メモリサイクル中にランダムに読み出すことが可能
で、ｌページモードと呼ばれている。このページモード
の利点は１ピツト当シのアクセスサイクルは１５０〜２
００ｎｓであシ通常のイクルではメモリセルから列線へ
の読出しをする高速かつ低消費電力の動作が可能となる
。しかしダイナミックメモリにおいてはメモリセルが読
み出されている時間の最大値（以下アクティブ巾ｍａｘ
と呼ぶ）が規定されておシこのアクティブ巾ｍａｘを
超えてメモリをアクセスしつづけることはできない。こ
の値は約１０μＳであシページモードのサイクル２００
ｎｓでは約５０ビツト程度しかアクセスできない。６４
にビットメモリでは列線は２５６本あシ約４回に分割し
てアクセスすることになる。−万ブラウン管は画面の水
平方向の画素子は一定の間かくでデーターを与える必要
があシ、前述の分割して１ペ一ジ分をアクセスするアク
ティブ巾ｍａｘを超えた時メモリは非活性となるためデ
ーターがとぎれてしまい一定の間かくでデーターを出す
ことができない、従ってこのようなデーターのとぎれを
なくすためにメモーリ−の−アクセスのコン）ｏ−ル拡
非常に複雑となる。
展にょシ大容量化されピッＭｌのコストが急速に竺下し
多くの分野で使用されるようになって来た。特に画像処
理の分野においてはブラウン管上の１画素子をメモリの
１ビツトに対応させ、メモリに書かれた内容をブラウン
管に画像として出し、これによシ画象拠理の機能の向上
を計っている。この、ようなメモリのアクセスはブラウ
ン管の構造上高速のシリアルアクセスが要求され１画素
子当シの読み出しサイクルは５０〜７Ｑｎｓとされてい
る。しかしメモリのサイクルは３００〜４００１ｇと遅
く、このためインターリーブ等の技術が用いられている
◎又−万メモリは通常Ｍ＠Ｎのマトリックスに構成され
ておシ、１行に配置されたＮ個のメモリセルを各セルに
接続されたＮ個の列線ヘセルデーターを読み出す、しか
る後に列線の内の１個を外部へ接続し読み出し書込等が
実行される。最近のアドレスマルチプレクス方式のメモ
リでは各列線に塾み出された１行分のメモリセルの情報
を１メモリサイクル中にランダムに読み出すことが可能
で、ｌページモードと呼ばれている。このページモード
の利点は１ピツト当シのアクセスサイクルは１５０〜２
００ｎｓであシ通常のイクルではメモリセルから列線へ
の読出しをする高速かつ低消費電力の動作が可能となる
。しかしダイナミックメモリにおいてはメモリセルが読
み出されている時間の最大値（以下アクティブ巾ｍａｘ
と呼ぶ）が規定されておシこのアクティブ巾ｍａｘを
超えてメモリをアクセスしつづけることはできない。こ
の値は約１０μＳであシページモードのサイクル２００
ｎｓでは約５０ビツト程度しかアクセスできない。６４
にビットメモリでは列線は２５６本あシ約４回に分割し
てアクセスすることになる。−万ブラウン管は画面の水
平方向の画素子は一定の間かくでデーターを与える必要
があシ、前述の分割して１ペ一ジ分をアクセスするアク
ティブ巾ｍａｘを超えた時メモリは非活性となるためデ
ーターがとぎれてしまい一定の間かくでデーターを出す
ことができない、従ってこのようなデーターのとぎれを
なくすためにメモーリ−の−アクセスのコン）ｏ−ル拡
非常に複雑となる。
本発明の目的はこのような１行線に配置されたメモリセ
ルを順次シリアルに読み出すダイナミックメモリにお−
てアクティブ巾ｍａｘの制限を解消したメモリを提供す
ることにある。
ルを順次シリアルに読み出すダイナミックメモリにお−
てアクティブ巾ｍａｘの制限を解消したメモリを提供す
ることにある。
以下実施例に従って説明する。
第１図は本発明の実施例の１つを示し第２図は実施例を
コントロールする信号を示す。
コントロールする信号を示す。
メモリマトリックスＭ１００はＭ行Ｎ列に構成され、行
線Ｗ１０１〜ｗｌ ＯＭの内１行が選択回路ＣＩＯによ
って選らばれ列線ＢＩＯＩ〜ＢＩＱＮの交点にあるメモ
リセルが各列線へ読み出されかつ各列線に接続されたラ
ッチ回路ＬＩＯＩ−ＬＩＯＮにデーターが転送される。
線Ｗ１０１〜ｗｌ ＯＭの内１行が選択回路ＣＩＯによ
って選らばれ列線ＢＩＯＩ〜ＢＩＱＮの交点にあるメモ
リセルが各列線へ読み出されかつ各列線に接続されたラ
ッチ回路ＬＩＯＩ−ＬＩＯＮにデーターが転送される。
上記動作は第２因に示す信号φ１で時刻Ｔｌよル実行さ
れφｌかリセット状態（ルベル状態とする）になると選
択された行線は非選択状態となシメモリセルは閉じられ
る。しかる後時刻Ｔ、よシ信号φ３によシ列選択回路Ｃ
１ｌによシ１本の列線が選択されスイッチ回路Ｃ１３に
よシ列線が入出力回路Ｃ１意と接続され、出力へは選ら
ばれたラッチ回路の信号が出、書込は同ラッチ回路の情
報を書きかえることによって実行される。
れφｌかリセット状態（ルベル状態とする）になると選
択された行線は非選択状態となシメモリセルは閉じられ
る。しかる後時刻Ｔ、よシ信号φ３によシ列選択回路Ｃ
１ｌによシ１本の列線が選択されスイッチ回路Ｃ１３に
よシ列線が入出力回路Ｃ１意と接続され、出力へは選ら
ばれたラッチ回路の信号が出、書込は同ラッチ回路の情
報を書きかえることによって実行される。
−信号φ２が１同人るごとに、選択回路Ｃ１ｌは異な□
る列線を選択し続ける。必要なデータをアクセスした後
時刻Ｔ３よシ再びφ３によシチップを活性化しリード／
ストア信号Ｒ／８のコントロールによシラッチ回路ＬＩ
ＯＩ−Ｌ１ＯＮのデーターを列線Ｂ１０１〜ＢＩＱＮへ
転送し、しかる後読出時選択された行線を再び選択しメ
モリへ再書込を行う。このような□動作をさせることに
よシ、メモリのアクティブｒｆＪ’ ｍａ ｘは時刻’
ｉ’、’ｒ、間と時刻Ｔ３−Ｔ４間ですむため小さくて
も１行分のセル情報をアクセスすることが可能となった
。説明中動選択回路Ｃｘｉの・構成は外部入力アドレス
で決定されるデコーダー内部カウンターで派生されたア
ドレス信号で決定されるデコーダー、あるいは選択信号
を転送するシフトレジスター等各種の形が使用できる。
る列線を選択し続ける。必要なデータをアクセスした後
時刻Ｔ３よシ再びφ３によシチップを活性化しリード／
ストア信号Ｒ／８のコントロールによシラッチ回路ＬＩ
ＯＩ−Ｌ１ＯＮのデーターを列線Ｂ１０１〜ＢＩＱＮへ
転送し、しかる後読出時選択された行線を再び選択しメ
モリへ再書込を行う。このような□動作をさせることに
よシ、メモリのアクティブｒｆＪ’ ｍａ ｘは時刻’
ｉ’、’ｒ、間と時刻Ｔ３−Ｔ４間ですむため小さくて
も１行分のセル情報をアクセスすることが可能となった
。説明中動選択回路Ｃｘｉの・構成は外部入力アドレス
で決定されるデコーダー内部カウンターで派生されたア
ドレス信号で決定されるデコーダー、あるいは選択信号
を転送するシフトレジスター等各種の形が使用できる。
又ラッチ回路Ｌ１０１〜ＬＩＱＮと各列線Ｂ１０１〜Ｗ
ＩＯＮ の接続非接続がコントロールされうるならば、
ラッチデーターをアクセスする間にセルのリフ、レッジ
晶を実行することも可能である。
ＩＯＮ の接続非接続がコントロールされうるならば、
ラッチデーターをアクセスする間にセルのリフ、レッジ
晶を実行することも可能である。
第３図は本発明の他の実例の一つであシ、１トランジス
タ型メモリを利用した例である。行選択回路によって行
線Ｗとダミーの行線ＤＷが選択されセルＣ１ｌ及びダミ
ーセルＣＺＺの情報がちらかじめルベルにプリチャージ
された正補１組の列線Ｂ、Ｂに微少信号として読み出さ
れかつ信号φＳがルベルにしてトランジスタＱｓ Ｑｚ
をＯＮ状態を保てば列線Ｂ、Ｂに読み出された信号は節
点Ｎｌ、Ｎ２に転送される。しかる後信号φ、によシト
２ンジスタＱ７を導通させ節点Ｎ、、Ｎ、を放電させる
＠ここで節点Ｎ １．Ｎ １に信号差即ち電位差がある
ためトランジスタＱｓ、Ｑ、−の導通抵抗に差が生じ、
節点Ｎ！Ｎ２の放電速度に差が生じ７リツプフロツプ結
線による正帰還によりｍ巾が完了する。増巾が完了した
後φＳによシト２ンジスタＱｓ、Ｑａを非導通状態とす
ることによシセルＣ！ｌの信号がセンスアンプＣ宜３に
取シこまれることとなるしかる後スイッチ信号Ｙｉによ
ルトランジスタＱｓ、Ｑｓを導通させ正補の入出力線Ｉ
１０．Ｉ１０に接続させることによシセンスアンプｑ■
に１ｉＬり。込まれたセルＣ２，（７）情報を外部へと
接続されることが可能となる。即ち第２図で言う時刻Ｔ
Ｉ−Ｔ、の間にセルを読み出しセンスアンプＣＺＳにラ
ッチし時刻１゛２よシラッチ信号と外部との外部の接続
を行う従って前実施例と同様時刻Ｔ２よシ行線Ｗ及びダ
ミー行線ＤＷは非活性化することが可能である。さて時
刻Ｔ２以降に外部よシ書込まれた信号は一度センスアン
プＣ１８へ転送されて−るが、時刻Ｔ３よシセルヘの書
込が始まるが、あらかしめに再度プリチャージされてい
た正補の列１［１１ＢＢへ信号φ、、φ榔によシトラン
ジスタＱ７． Ｑｓ 、 Ｑａを導通させることによシ
節点Ｎ、 Ｎ、の信号を列線ＢＢへ転送することが可能
であシ、従りて同一のワード線を選択することによシセ
ルＣ！ｌへ再度データーを書込むことが可能となる・上
述の説明の中で読出時の信号φ轟と信号φ、の関係は信
号φ１で増巾完了後信号φ１にトランジスタＱｓ、Ｑａ
ｔ−非導通状態にすれば、正補の列線Ｂ、ＢはセルＣ
Ｗｔの情報に応じて１．０の電位となるための行線Ｗに
よシセルＣｏへ再書込が、なされるため時刻Ｔ２よシの
入出力サイクル問に書込が実行されなければ時刻Ｔ３よ
シの再書込の必要はない。しかし信号φ８によシトラン
ジスタＱ３．Ｑ４を非導通にした後センスアンプＣ２３
を活性化すればセル情報は破壊されるため再書込のサイ
クルは必らず実行しなければならない。しかし後者の方
法を取れば列線の再プリチャージはほぼ不要となるため
に消費電電力が少なくすることができる。
タ型メモリを利用した例である。行選択回路によって行
線Ｗとダミーの行線ＤＷが選択されセルＣ１ｌ及びダミ
ーセルＣＺＺの情報がちらかじめルベルにプリチャージ
された正補１組の列線Ｂ、Ｂに微少信号として読み出さ
れかつ信号φＳがルベルにしてトランジスタＱｓ Ｑｚ
をＯＮ状態を保てば列線Ｂ、Ｂに読み出された信号は節
点Ｎｌ、Ｎ２に転送される。しかる後信号φ、によシト
２ンジスタＱ７を導通させ節点Ｎ、、Ｎ、を放電させる
＠ここで節点Ｎ １．Ｎ １に信号差即ち電位差がある
ためトランジスタＱｓ、Ｑ、−の導通抵抗に差が生じ、
節点Ｎ！Ｎ２の放電速度に差が生じ７リツプフロツプ結
線による正帰還によりｍ巾が完了する。増巾が完了した
後φＳによシト２ンジスタＱｓ、Ｑａを非導通状態とす
ることによシセルＣ！ｌの信号がセンスアンプＣ宜３に
取シこまれることとなるしかる後スイッチ信号Ｙｉによ
ルトランジスタＱｓ、Ｑｓを導通させ正補の入出力線Ｉ
１０．Ｉ１０に接続させることによシセンスアンプｑ■
に１ｉＬり。込まれたセルＣ２，（７）情報を外部へと
接続されることが可能となる。即ち第２図で言う時刻Ｔ
Ｉ−Ｔ、の間にセルを読み出しセンスアンプＣＺＳにラ
ッチし時刻１゛２よシラッチ信号と外部との外部の接続
を行う従って前実施例と同様時刻Ｔ２よシ行線Ｗ及びダ
ミー行線ＤＷは非活性化することが可能である。さて時
刻Ｔ２以降に外部よシ書込まれた信号は一度センスアン
プＣ１８へ転送されて−るが、時刻Ｔ３よシセルヘの書
込が始まるが、あらかしめに再度プリチャージされてい
た正補の列１［１１ＢＢへ信号φ、、φ榔によシトラン
ジスタＱ７． Ｑｓ 、 Ｑａを導通させることによシ
節点Ｎ、 Ｎ、の信号を列線ＢＢへ転送することが可能
であシ、従りて同一のワード線を選択することによシセ
ルＣ！ｌへ再度データーを書込むことが可能となる・上
述の説明の中で読出時の信号φ轟と信号φ、の関係は信
号φ１で増巾完了後信号φ１にトランジスタＱｓ、Ｑａ
ｔ−非導通状態にすれば、正補の列線Ｂ、ＢはセルＣ
Ｗｔの情報に応じて１．０の電位となるための行線Ｗに
よシセルＣｏへ再書込が、なされるため時刻Ｔ２よシの
入出力サイクル問に書込が実行されなければ時刻Ｔ３よ
シの再書込の必要はない。しかし信号φ８によシトラン
ジスタＱ３．Ｑ４を非導通にした後センスアンプＣ２３
を活性化すればセル情報は破壊されるため再書込のサイ
クルは必らず実行しなければならない。しかし後者の方
法を取れば列線の再プリチャージはほぼ不要となるため
に消費電電力が少なくすることができる。
本発明を使用することによ）主としてシリアルアクセス
がなされるメモリにおいてアクティブ巾ｍａｘの制限な
しにメモリの低電力高速アクセスが可能となる。
がなされるメモリにおいてアクティブ巾ｍａｘの制限な
しにメモリの低電力高速アクセスが可能となる。
第１図は本発明の実施例を示す図、第２図は本発明の入
力信号波形図、および第３図は本発明の他の実施例を示
す図である。 Ｍｌｏｏ・・・・・・メモリマトリックス代理人 弁理
士 内 原 晋とべ私 乃Ｉ関 躬２圀
力信号波形図、および第３図は本発明の他の実施例を示
す図である。 Ｍｌｏｏ・・・・・・メモリマトリックス代理人 弁理
士 内 原 晋とべ私 乃Ｉ関 躬２圀
Claims (1)
- 半導体ダイナミックメモリにおいて各列線にラッチ回路
を持ちメモリセル読出後行線を非活性化し入出力は２．
フチ。回路で行った後、書込が実行された時再度、、同
一行線を選択し再誉込を行５ことを特徴とした半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197043A JPS6089891A (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197043A JPS6089891A (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089891A true JPS6089891A (ja) | 1985-05-20 |
Family
ID=16367766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197043A Pending JPS6089891A (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089891A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142794A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置のセンスアンプ系 |
| JPS62242252A (ja) * | 1986-04-14 | 1987-10-22 | Mitsubishi Electric Corp | 半導体記憶装置におけるデ−タ転送方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50161130A (ja) * | 1973-07-11 | 1975-12-26 | ||
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| JPS5880191A (ja) * | 1981-11-04 | 1983-05-14 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
| JPS598193A (ja) * | 1982-06-30 | 1984-01-17 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ランダム・アクセス・メモリ |
-
1983
- 1983-10-21 JP JP58197043A patent/JPS6089891A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50161130A (ja) * | 1973-07-11 | 1975-12-26 | ||
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| JPS5880191A (ja) * | 1981-11-04 | 1983-05-14 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
| JPS598193A (ja) * | 1982-06-30 | 1984-01-17 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ランダム・アクセス・メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142794A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置のセンスアンプ系 |
| JPS62242252A (ja) * | 1986-04-14 | 1987-10-22 | Mitsubishi Electric Corp | 半導体記憶装置におけるデ−タ転送方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5313431A (en) | Multiport semiconductor memory device | |
| KR960001778B1 (ko) | 이중포트메모리 및 그 데이터 전송방법 | |
| JPS60136086A (ja) | 半導体記憶装置 | |
| EP0056240A2 (en) | Memory device | |
| US4879685A (en) | Semiconductor memory device with internal array transfer capability | |
| KR950007447B1 (ko) | 반도체 기억장치 | |
| JPS61288240A (ja) | 半導体記憶装置 | |
| US4837746A (en) | Method and apparatus for resetting a video SRAM | |
| JPH10106264A (ja) | 半導体記憶装置 | |
| US5383160A (en) | Dynamic random access memory | |
| JPS5856287A (ja) | 半導体回路 | |
| KR100299337B1 (ko) | 반도체기억장치 | |
| JP2546161B2 (ja) | ダイナミック型メモリ装置 | |
| KR100482380B1 (ko) | 메모리 뱅크별 기입 동작의 수행이 가능한 에스램 호환 메모리 및 그 구동방법 | |
| JPS6089891A (ja) | 半導体メモリ | |
| US4916669A (en) | Semiconductor memory | |
| US4710896A (en) | Semiconductor memory having multiple access | |
| JPH05314763A (ja) | 半導体記憶装置 | |
| JP2937717B2 (ja) | メモリ装置 | |
| JPH02148496A (ja) | 半導体記憶装置およびそのデータ転送方法 | |
| US4389714A (en) | Memory device | |
| JP2795846B2 (ja) | 半導体装置 | |
| JPH07201171A (ja) | ブロック上書き式半導体メモリ回路 | |
| KR950008441B1 (ko) | 데이타 처리시스템 | |
| JPH0713860B2 (ja) | 半導体記憶装置 |