JPH0414371B2 - - Google Patents
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- JPH0414371B2 JPH0414371B2 JP60047816A JP4781685A JPH0414371B2 JP H0414371 B2 JPH0414371 B2 JP H0414371B2 JP 60047816 A JP60047816 A JP 60047816A JP 4781685 A JP4781685 A JP 4781685A JP H0414371 B2 JPH0414371 B2 JP H0414371B2
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- JP
- Japan
- Prior art keywords
- access
- address
- throughput
- register
- source
- Prior art date
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Description
〔概要〕
複数のアクセス元が、主記憶を連続アドレスで
それぞれアクセスする場合、アクセススループツ
トの大きいアクセス元がアクセススループツトの
小さいアクセス元のアドレスに追い付いたときア
クセス競合となり、アクセススループツトが低下
した。そこで、アクセススループツトの小さいア
クセス元のアドレスをとびとびに発生し、アクセ
ススループツトの大きいアクセス元と主記憶領域
の走査速度を見かけ上同等にして、アクセス競合
の機会を小さくしている。 〔産業上の利用分野〕 本発明は、情報処理装置における主記憶制御方
式に関するものであり、特に複数のアクセス元に
より主記憶の連続領域をアクセスする際の効率的
なアクセス制御方式に関する。 〔従来の技術〕 第２図は、本発明が適用される情報処理装置の
１例を締したものである。 図において、１は主記憶装置MSU、２は主記
憶制御ユニツトMCU、３はチヤネルプロセツサ
CHP、４はスカラユニツトSU、５はベクトルユ
ニツトVU、６は拡張メモリ制御ユニツトEMU、
７は拡張メモリ、８−０は上記１〜５よりなるプ
ロセツサエレメントPE、８−１ないし８−ｎは、
他のプロセツサエレメントPEを表す。 チヤネルプロセツサCHP、スカラユニツト
SU、ベクトルユニツトVU、拡張メモリ制御ユ
ニツトEMUは、それぞれ主記憶制御ユニツト
MCUを介して、主記憶装置MSUをアクセスする
ことができる。 主記憶装置MSUは、アドレスを複数のバンク
にインタリーブした構成をとつており、同時的な
複数バンクに対する並行したアクセスが可能にさ
れている。 また拡張メモリ制御ユニツトEMUは、プロセ
ツサエレメント８−０の主記憶装置MSUと拡張
メモリESUとの間のデータ転送を制御するとと
もに、拡張メモリESUと各プロセツサエレメン
トPEのMCUとの間のデータ転送も制御してい
る。 このため、拡張メモリ制御ユニツトEMU（した
がつて拡張メモリESUでもある）が１つの主記
憶制御ユニツトMCUに対してもつアクセスポー
ト数は、プロセツサエレメントが０〜ｎ個あるの
でベクトルユニツトVUなどにくらべてかなり少
なく、又データBus幅も同様に細くなり、アクセ
ススループツトが小さくなつているのが普通であ
る。 たとえばあるシステム例では、VUとMCUと
の間には１本が４エレメント／1Tのスループツ
トをもつ複数本のロード／ストアパイプラインが
設けられているが、EMUとMCUとの間には１エ
レメント／1Tのスループツトをもつ１本のロー
ド／ストアパイプラインしか設けられていない
（１エレメント＝8Byte）。 このような、主記憶装置MSUに対するアクセ
ススループツトの異なる複数のアクセス元が、そ
れぞれ主記憶装置の所定の領域を連続アドレス
（デイスタンスｄ＝１）で昇順にアクセスした場
合、条件により両者の間にバンク競合あるいは
LS（LOGICAL STORAGE）BUSYが生じる。 これを、第３図および第４図の具体例を用いて
説明する。 図示の例は、VUが１マシーンサイクル（1T）
に4LS（LOGICAL STORAGE）つまり４エレメ
ントをアクセスできるが、EMUは、４マシーン
サイクル（4T）ごとに4LSつまり４エレメント
をアクセスできる場合のものである。すなわち両
者のアクセススループツトの比は４対１となつて
いる。 第３図および第４図において、縦軸は時間、横
軸にLS（LOGICAL STORAGE）NOを示してい
る。 １回のアクセス単位は4LSであり、アクセスさ
れると縦方向に線がのびるのは、LS Busy時間
のためであり、この時間中は、他のアクセスが禁
止される。 第３図の例は、９がアクセススループツトの小
さいEMUアクセス、１０がアクセススループツ
トの大きいVUアクセス、１１も同様にVUアク
セスで１０とは別のアクセスパイプラインが同時
に動作している場合を示している。図示の時間領
域では、各アクセス間にLSのアクセス競合が起
らないため、VUアクセスのアクセススループツ
トは低下しない。 しかし、第４図の例では、１０のVUアクセス
が19のEMLアクセスLS＝ｉで追い付き、アクセ
ス待ちとなつて、以後１０′で示すように、VU
アクセスは各LSごとに先行のEMUアクセス待ち
となり、そのアクセススループツトはEMUアク
セスと同じレベルに低下してしまう。 〔発明が解決しようとする問題点〕 従来の情報処理装置では、アクセススループツ
トの異なる複数のアクセス元が連続アドレスで主
記憶にアクセスした場合、連続したLSで次々と
アクセス競合を生じる可能性があり、アクセスス
ループツトの大きいアクセス元のアクセス効率が
低下して、処理速度が遅くるという問題があつ
た。 〔問題点を解決するための手段〕 本発明は、アクセススループツトの異なる複数
のアクセス元がそれぞれ連続アドレスで主記憶に
アクセスする際、アクセス元同士のアクセスアド
レスが連続してアクセス競合しないよう、すなわ
ちアクセススループツトの小さいアクセス元のア
クセスアドレスが、アクセススループツトの大き
いアクセス元のアクセスアドレスによつて追い付
かれないよう、アクセスススループツトの小さい
アドレス元のアドレス数列から、アクセス元間の
アクセススループツトの比に基づいた間隔でとび
とびにアクセスアドレスを発生し、主記憶のアク
セスを行なうように制御するものである。 そのため、アクセススループツトの小さいアク
セス基の連続するアドレス数列を、アクセススル
ープツトの比ｎに（ｎは整数）で区分してグルー
プ化する。次に、各グループからたとえばグルー
プ内最下位のアドレスを順に取り出し、１巡した
ら次に各グループ内で次の順位のアドレスを順に
取り出す。以下、この操作をｎ巡繰り返せば、元
のアドレス数列全体のアドレスが発生できる。 〔実施例〕 以下に、本発明を第２図に示した情報処理装置
に適用した場合の実施例について説明する。した
がつて、第２図の構成がそのまま援用される。 ベクトルユニツトVUは、複数本のロード／ス
トアパイプラインを持つ。１本のロードストアパ
イプラインは、４エレメント（１エレメント＝８
バイト）／1Tのスループツトを持つ。 拡張メモリ制御ユニツトEMUは、１本のロー
ド／ストアパイプラインを持ち、そのスループツ
トは、１エレメント／1Tである。 したがつて、VUはEMUに比べてＮ＝４倍の
スループツトがある。 EMUが、MSUに対して10000番地（HEX）か
ら2KB（2048バイト）のデータを転送する場合に
ついて説明する。 EMUのスループツトは、１エレメント／1Tで
あるが、アクセス効率を向上させるため、４エレ
メント／4Tでアクセスする。2KBのデータは、
32バイトアクセスの64回分に相当する。 表１に、このEMUアクセス例を示す。 10000番地から昇べき順に32バイト（DEC）＝
20バイト（HEX）単位で2KB分のアドレス列を
つくる。Ｎ＝４なので、４アドレスごとにグルー
プをつくり、グループ内NOをつける。 まずグループ内NOのについて、昇べき順で
主記憶に対してアクセスを出す。次に、、
と順に同様にアクセスを発信する。 第５図に、本発明方式を用いた場合のLS
Busyと時間の関係を図示する。これは、第４図
の従来例に対応するものである。 本発明方式により、LS時間グラフ上の傾きが、
VUアクセスとEMUアクセスとで等しくなる。
また、一時的にVUアクセスとEMUアクセスと
がLS Busyコンフリクシヨンを起こしたとして
も、LS Busy時間以内のものであり、スループ
ツトは保証される。 実施例回路 第１図は、本発明方式によるリクエストアドレ
ス発生回路の１実施例構成を示したもである。こ
の回路は、EMU内に設けられてEMUアクセスの
ために使用される。 図において、１１はOP CODEレジスタ、１２
はSAレジスタ、１３はELレジスタ、１４は加算
器、１５はRAレジスタ、１６はコントロールカ
ウンタ、１７はEL−UPレジスタ、１８はEL−
LWレジスタ、１９はREQコントロール回路、２
０はシフトコントロール回路を表わしている。 OP CODEレジスタ１１は、ロードあるいはス
トアのオペコードを保持するレジスタである。 SAレジスタ１２は、アクセスをスタートする
アドレス（SA）を保持するレジスタである。 ELレジスタ１３は、ロードあるいはストアす
るエレメント数（EL）を保持するレジスタであ
る。 加算器１４は、現アドレスにデイスタンスを加
算して次のリクエストアドレスを生成する回路で
ある。加算される定数としては、 ０ 1d＝20（HEX） 2d＝40（HEX） 3d＝60（HEX） Nd＝80（HEX） の中の１つが選択される。 RAレジスタ１５は現在のリクエストアドレス
を保持するレジスタであり、その出力はMCUへ
転送されると同様に加算器１４へ帰還される。 コントロールカウンタ１６は4Bitのシフトレジ
スタで構成され、グループの走査シーケンスを制
御する回路である。制御ステージ数は４である。 EL−UPレジスタ１７には、EMUアクセスに
設定されているアクセススループツト倍数Ｎ＝４
でエレメント数（EL）を区分した結果得られる
グループ数がセツトされる。アドレス発生ごとに
１ずつ減算され、０となつたとき再セツトされ
て、４巡で終了する。 EL−LWレジスタ１８には、エレメント数
（EL）をＮ＝４で区分した端数がセツトされ、０
でない限りEL−UPレジスタ１７の１巡の終りに
１を減算される。 REQコントロール回路１９は、MCUに対して
リクエストアドレスが有効であることを知らせる
REQUEST VALIDを出力する。 シフトコントロール回路２０は各グループに対
する走査が一巡するごとにコントロールカウンタ
１６を１段シフトする。 EMUからMSUへのアクセス発信を行なうとき
は、スカラユニツトSUより、ロード、ストアを
示すオペコード（OP CODE）スタートアドレス
（SA）、エレメント数（EL）等のパラメータが与
えられる。 EMUからMCUに対してアクセスリクエストを
出す場合、上記それぞれのパラメータが、
OPCODEレジスタ１１、SAレジスタ１２、EL
レジスタ１３に、EMU−REQというEMU内部
のコントロール信号によつてセツトされ、オペレ
ーシヨンの終了まで保持される。 SAレジスタ１２とRAレジスタ１５のアドレ
スに対して加算器１４が加算する定数は、SAレ
ジスタ１２からRAレジスタヘアアドレスがセツ
トされるときに選択される。これらの値はコント
ロールカウンタ１６により指定される。 Nd＝80（Ｈ）の定数は、RAレジスタ→RAレ
ジスタのパスが選択されたときには必ず選択され
る。 ELレジスタ１３よりEL−UPレジスタ１７に
は、エレメント数の０〜27BITのみがセツトされ
る。これは、エレメント数が４エレメントバウン
ダリになつているときは“グループNO”を示
し、４エレメントバウンダリとなつていないとき
は、“グループNO−１”を示す。グループNOと
は、エレメント数を４で区切つたグループ数のこ
とである。 EL−UPレジスタ１７は、コントロールカウン
タ１６の段０、１、２、３にセツトされるタイミ
ングで値をセツトされ、REQコントロール回路
１９により１ずつ減算される。 EL−LWレジスタ１８は、コントロールカウ
ンタ１６の0BIT段がONになつたときに、エレ
メント数の28BITおよび29BITのみをセツトさ
れ、保持する。 EL−UPレジスタ１７が０になり、かつEL−
LWレジスタ１８が０でないとき、REQコントロ
ール回路１９へリクエストを発生し、その後１を
減算する。 シフトコントロール回路２０は、コントロール
カウンタ１６のシフトを制御する。すなわち
（EL−LWレジスタ＝０）・（EL−UPレジスタ＝
０）＋（EL−LWレジスタ減算）の論理でコント
ロールカンウタ１６の減算を行なう。 次に動作例を示す。 EMUスタートアドレス（SA） 1000番地 エレメント数（EL） 256エレメント オペコード STORE として、以下のないしの手順で動作が行なわ
れる。 OP CODEレジスタ＝STORE CODE SAレジスタ＝10000（HEX） ELレジスタ＝100（HEX） がセツトされる。 EMU−REQ信号で、コントロールカウンタ
の０がONとなる。加算器の定数としては、０
が選択され、 RAレジスタ10000がセツトされる。 EL−UP＝16（DEC） EL−LW＝０がセツトされる。 RAレジスタ→レジスタのパスの選択と定数
＝80（HEX）の選択がなされる。 REQ−VALを出したなら、EL−UPの値は、
１ずつ減算する。 RAレジスタには、80（HEX）を加算してい
く。 以上をEL−UPが０になるまでくりかえす。 EL−UPが０になつたらEL−LOWが０なの
で、コントロールカウンタは、０→１へシフト
され、加算器の定数として、1d＝20（HEX）を
選択し、SAレジスタ→RAレジスタのパスを
選択し、RAレジスタ＝10020をセツトする。
EL−UPには、16（DEC）をセツトする。 RAレジスタ−RAレジスタをパスを選択し、
加算器の定数としては80（HEX）を選択する。
REQ−VALを出したのち、EL−UPは、１ず
つ減算するRAレジスタには、80（HEX）を加
算していき、EL−UPが０になるまでくりかえ
す。 EL−UPが０になつたなら、EL−LOWが０
なので、コントロールカウタは、１→２へシフ
トされ、加算器の定数としては、2d＝40
（HEX）を選択する。RAレジスタ＝10040をセ
ツトする。EL−UPに16をセツトする。 と同様に行なう。 EL−UPが０になつたなら、EL−LOWが０
なので、コントロールカウタを２→３へシフト
し、加算器の定数としては、3d＝60（HEX）を
選択する、RAレジスタに10060をセツトし、
EL−UPに16をセツトする。 と同様に行なう。 〔発明の効果〕 本発明によれば、アクセススループツトの大き
いアクセス元が連続アドレスでアクセスした場
合、アクセススループツトの小さいアクセス元の
アクセスによつては、ほとんど影響されなくなる
ので、システム全体として高いアクセス効率を保
つことができる。
それぞれアクセスする場合、アクセススループツ
トの大きいアクセス元がアクセススループツトの
小さいアクセス元のアドレスに追い付いたときア
クセス競合となり、アクセススループツトが低下
した。そこで、アクセススループツトの小さいア
クセス元のアドレスをとびとびに発生し、アクセ
ススループツトの大きいアクセス元と主記憶領域
の走査速度を見かけ上同等にして、アクセス競合
の機会を小さくしている。 〔産業上の利用分野〕 本発明は、情報処理装置における主記憶制御方
式に関するものであり、特に複数のアクセス元に
より主記憶の連続領域をアクセスする際の効率的
なアクセス制御方式に関する。 〔従来の技術〕 第２図は、本発明が適用される情報処理装置の
１例を締したものである。 図において、１は主記憶装置MSU、２は主記
憶制御ユニツトMCU、３はチヤネルプロセツサ
CHP、４はスカラユニツトSU、５はベクトルユ
ニツトVU、６は拡張メモリ制御ユニツトEMU、
７は拡張メモリ、８−０は上記１〜５よりなるプ
ロセツサエレメントPE、８−１ないし８−ｎは、
他のプロセツサエレメントPEを表す。 チヤネルプロセツサCHP、スカラユニツト
SU、ベクトルユニツトVU、拡張メモリ制御ユ
ニツトEMUは、それぞれ主記憶制御ユニツト
MCUを介して、主記憶装置MSUをアクセスする
ことができる。 主記憶装置MSUは、アドレスを複数のバンク
にインタリーブした構成をとつており、同時的な
複数バンクに対する並行したアクセスが可能にさ
れている。 また拡張メモリ制御ユニツトEMUは、プロセ
ツサエレメント８−０の主記憶装置MSUと拡張
メモリESUとの間のデータ転送を制御するとと
もに、拡張メモリESUと各プロセツサエレメン
トPEのMCUとの間のデータ転送も制御してい
る。 このため、拡張メモリ制御ユニツトEMU（した
がつて拡張メモリESUでもある）が１つの主記
憶制御ユニツトMCUに対してもつアクセスポー
ト数は、プロセツサエレメントが０〜ｎ個あるの
でベクトルユニツトVUなどにくらべてかなり少
なく、又データBus幅も同様に細くなり、アクセ
ススループツトが小さくなつているのが普通であ
る。 たとえばあるシステム例では、VUとMCUと
の間には１本が４エレメント／1Tのスループツ
トをもつ複数本のロード／ストアパイプラインが
設けられているが、EMUとMCUとの間には１エ
レメント／1Tのスループツトをもつ１本のロー
ド／ストアパイプラインしか設けられていない
（１エレメント＝8Byte）。 このような、主記憶装置MSUに対するアクセ
ススループツトの異なる複数のアクセス元が、そ
れぞれ主記憶装置の所定の領域を連続アドレス
（デイスタンスｄ＝１）で昇順にアクセスした場
合、条件により両者の間にバンク競合あるいは
LS（LOGICAL STORAGE）BUSYが生じる。 これを、第３図および第４図の具体例を用いて
説明する。 図示の例は、VUが１マシーンサイクル（1T）
に4LS（LOGICAL STORAGE）つまり４エレメ
ントをアクセスできるが、EMUは、４マシーン
サイクル（4T）ごとに4LSつまり４エレメント
をアクセスできる場合のものである。すなわち両
者のアクセススループツトの比は４対１となつて
いる。 第３図および第４図において、縦軸は時間、横
軸にLS（LOGICAL STORAGE）NOを示してい
る。 １回のアクセス単位は4LSであり、アクセスさ
れると縦方向に線がのびるのは、LS Busy時間
のためであり、この時間中は、他のアクセスが禁
止される。 第３図の例は、９がアクセススループツトの小
さいEMUアクセス、１０がアクセススループツ
トの大きいVUアクセス、１１も同様にVUアク
セスで１０とは別のアクセスパイプラインが同時
に動作している場合を示している。図示の時間領
域では、各アクセス間にLSのアクセス競合が起
らないため、VUアクセスのアクセススループツ
トは低下しない。 しかし、第４図の例では、１０のVUアクセス
が19のEMLアクセスLS＝ｉで追い付き、アクセ
ス待ちとなつて、以後１０′で示すように、VU
アクセスは各LSごとに先行のEMUアクセス待ち
となり、そのアクセススループツトはEMUアク
セスと同じレベルに低下してしまう。 〔発明が解決しようとする問題点〕 従来の情報処理装置では、アクセススループツ
トの異なる複数のアクセス元が連続アドレスで主
記憶にアクセスした場合、連続したLSで次々と
アクセス競合を生じる可能性があり、アクセスス
ループツトの大きいアクセス元のアクセス効率が
低下して、処理速度が遅くるという問題があつ
た。 〔問題点を解決するための手段〕 本発明は、アクセススループツトの異なる複数
のアクセス元がそれぞれ連続アドレスで主記憶に
アクセスする際、アクセス元同士のアクセスアド
レスが連続してアクセス競合しないよう、すなわ
ちアクセススループツトの小さいアクセス元のア
クセスアドレスが、アクセススループツトの大き
いアクセス元のアクセスアドレスによつて追い付
かれないよう、アクセスススループツトの小さい
アドレス元のアドレス数列から、アクセス元間の
アクセススループツトの比に基づいた間隔でとび
とびにアクセスアドレスを発生し、主記憶のアク
セスを行なうように制御するものである。 そのため、アクセススループツトの小さいアク
セス基の連続するアドレス数列を、アクセススル
ープツトの比ｎに（ｎは整数）で区分してグルー
プ化する。次に、各グループからたとえばグルー
プ内最下位のアドレスを順に取り出し、１巡した
ら次に各グループ内で次の順位のアドレスを順に
取り出す。以下、この操作をｎ巡繰り返せば、元
のアドレス数列全体のアドレスが発生できる。 〔実施例〕 以下に、本発明を第２図に示した情報処理装置
に適用した場合の実施例について説明する。した
がつて、第２図の構成がそのまま援用される。 ベクトルユニツトVUは、複数本のロード／ス
トアパイプラインを持つ。１本のロードストアパ
イプラインは、４エレメント（１エレメント＝８
バイト）／1Tのスループツトを持つ。 拡張メモリ制御ユニツトEMUは、１本のロー
ド／ストアパイプラインを持ち、そのスループツ
トは、１エレメント／1Tである。 したがつて、VUはEMUに比べてＮ＝４倍の
スループツトがある。 EMUが、MSUに対して10000番地（HEX）か
ら2KB（2048バイト）のデータを転送する場合に
ついて説明する。 EMUのスループツトは、１エレメント／1Tで
あるが、アクセス効率を向上させるため、４エレ
メント／4Tでアクセスする。2KBのデータは、
32バイトアクセスの64回分に相当する。 表１に、このEMUアクセス例を示す。 10000番地から昇べき順に32バイト（DEC）＝
20バイト（HEX）単位で2KB分のアドレス列を
つくる。Ｎ＝４なので、４アドレスごとにグルー
プをつくり、グループ内NOをつける。 まずグループ内NOのについて、昇べき順で
主記憶に対してアクセスを出す。次に、、
と順に同様にアクセスを発信する。 第５図に、本発明方式を用いた場合のLS
Busyと時間の関係を図示する。これは、第４図
の従来例に対応するものである。 本発明方式により、LS時間グラフ上の傾きが、
VUアクセスとEMUアクセスとで等しくなる。
また、一時的にVUアクセスとEMUアクセスと
がLS Busyコンフリクシヨンを起こしたとして
も、LS Busy時間以内のものであり、スループ
ツトは保証される。 実施例回路 第１図は、本発明方式によるリクエストアドレ
ス発生回路の１実施例構成を示したもである。こ
の回路は、EMU内に設けられてEMUアクセスの
ために使用される。 図において、１１はOP CODEレジスタ、１２
はSAレジスタ、１３はELレジスタ、１４は加算
器、１５はRAレジスタ、１６はコントロールカ
ウンタ、１７はEL−UPレジスタ、１８はEL−
LWレジスタ、１９はREQコントロール回路、２
０はシフトコントロール回路を表わしている。 OP CODEレジスタ１１は、ロードあるいはス
トアのオペコードを保持するレジスタである。 SAレジスタ１２は、アクセスをスタートする
アドレス（SA）を保持するレジスタである。 ELレジスタ１３は、ロードあるいはストアす
るエレメント数（EL）を保持するレジスタであ
る。 加算器１４は、現アドレスにデイスタンスを加
算して次のリクエストアドレスを生成する回路で
ある。加算される定数としては、 ０ 1d＝20（HEX） 2d＝40（HEX） 3d＝60（HEX） Nd＝80（HEX） の中の１つが選択される。 RAレジスタ１５は現在のリクエストアドレス
を保持するレジスタであり、その出力はMCUへ
転送されると同様に加算器１４へ帰還される。 コントロールカウンタ１６は4Bitのシフトレジ
スタで構成され、グループの走査シーケンスを制
御する回路である。制御ステージ数は４である。 EL−UPレジスタ１７には、EMUアクセスに
設定されているアクセススループツト倍数Ｎ＝４
でエレメント数（EL）を区分した結果得られる
グループ数がセツトされる。アドレス発生ごとに
１ずつ減算され、０となつたとき再セツトされ
て、４巡で終了する。 EL−LWレジスタ１８には、エレメント数
（EL）をＮ＝４で区分した端数がセツトされ、０
でない限りEL−UPレジスタ１７の１巡の終りに
１を減算される。 REQコントロール回路１９は、MCUに対して
リクエストアドレスが有効であることを知らせる
REQUEST VALIDを出力する。 シフトコントロール回路２０は各グループに対
する走査が一巡するごとにコントロールカウンタ
１６を１段シフトする。 EMUからMSUへのアクセス発信を行なうとき
は、スカラユニツトSUより、ロード、ストアを
示すオペコード（OP CODE）スタートアドレス
（SA）、エレメント数（EL）等のパラメータが与
えられる。 EMUからMCUに対してアクセスリクエストを
出す場合、上記それぞれのパラメータが、
OPCODEレジスタ１１、SAレジスタ１２、EL
レジスタ１３に、EMU−REQというEMU内部
のコントロール信号によつてセツトされ、オペレ
ーシヨンの終了まで保持される。 SAレジスタ１２とRAレジスタ１５のアドレ
スに対して加算器１４が加算する定数は、SAレ
ジスタ１２からRAレジスタヘアアドレスがセツ
トされるときに選択される。これらの値はコント
ロールカウンタ１６により指定される。 Nd＝80（Ｈ）の定数は、RAレジスタ→RAレ
ジスタのパスが選択されたときには必ず選択され
る。 ELレジスタ１３よりEL−UPレジスタ１７に
は、エレメント数の０〜27BITのみがセツトされ
る。これは、エレメント数が４エレメントバウン
ダリになつているときは“グループNO”を示
し、４エレメントバウンダリとなつていないとき
は、“グループNO−１”を示す。グループNOと
は、エレメント数を４で区切つたグループ数のこ
とである。 EL−UPレジスタ１７は、コントロールカウン
タ１６の段０、１、２、３にセツトされるタイミ
ングで値をセツトされ、REQコントロール回路
１９により１ずつ減算される。 EL−LWレジスタ１８は、コントロールカウ
ンタ１６の0BIT段がONになつたときに、エレ
メント数の28BITおよび29BITのみをセツトさ
れ、保持する。 EL−UPレジスタ１７が０になり、かつEL−
LWレジスタ１８が０でないとき、REQコントロ
ール回路１９へリクエストを発生し、その後１を
減算する。 シフトコントロール回路２０は、コントロール
カウンタ１６のシフトを制御する。すなわち
（EL−LWレジスタ＝０）・（EL−UPレジスタ＝
０）＋（EL−LWレジスタ減算）の論理でコント
ロールカンウタ１６の減算を行なう。 次に動作例を示す。 EMUスタートアドレス（SA） 1000番地 エレメント数（EL） 256エレメント オペコード STORE として、以下のないしの手順で動作が行なわ
れる。 OP CODEレジスタ＝STORE CODE SAレジスタ＝10000（HEX） ELレジスタ＝100（HEX） がセツトされる。 EMU−REQ信号で、コントロールカウンタ
の０がONとなる。加算器の定数としては、０
が選択され、 RAレジスタ10000がセツトされる。 EL−UP＝16（DEC） EL−LW＝０がセツトされる。 RAレジスタ→レジスタのパスの選択と定数
＝80（HEX）の選択がなされる。 REQ−VALを出したなら、EL−UPの値は、
１ずつ減算する。 RAレジスタには、80（HEX）を加算してい
く。 以上をEL−UPが０になるまでくりかえす。 EL−UPが０になつたらEL−LOWが０なの
で、コントロールカウンタは、０→１へシフト
され、加算器の定数として、1d＝20（HEX）を
選択し、SAレジスタ→RAレジスタのパスを
選択し、RAレジスタ＝10020をセツトする。
EL−UPには、16（DEC）をセツトする。 RAレジスタ−RAレジスタをパスを選択し、
加算器の定数としては80（HEX）を選択する。
REQ−VALを出したのち、EL−UPは、１ず
つ減算するRAレジスタには、80（HEX）を加
算していき、EL−UPが０になるまでくりかえ
す。 EL−UPが０になつたなら、EL−LOWが０
なので、コントロールカウタは、１→２へシフ
トされ、加算器の定数としては、2d＝40
（HEX）を選択する。RAレジスタ＝10040をセ
ツトする。EL−UPに16をセツトする。 と同様に行なう。 EL−UPが０になつたなら、EL−LOWが０
なので、コントロールカウタを２→３へシフト
し、加算器の定数としては、3d＝60（HEX）を
選択する、RAレジスタに10060をセツトし、
EL−UPに16をセツトする。 と同様に行なう。 〔発明の効果〕 本発明によれば、アクセススループツトの大き
いアクセス元が連続アドレスでアクセスした場
合、アクセススループツトの小さいアクセス元の
アクセスによつては、ほとんど影響されなくなる
ので、システム全体として高いアクセス効率を保
つことができる。
【表】
第１図は本発明方式の１実施例におけるリクエ
ストアドレス発生回路の実施例構成図、第２図は
本発明方式が適用可能な情報処理装置のシステム
構成図、第３図は従来方式によるアクセス例のグ
ラフ、第４図は従来方式による他のアクセス例の
グラフ、第５図は第１図に示す本発明方式の１実
施例によるアクセス例のグラフである。 第１図において、１１はOP CODEレジスタ、
１２はSAレジスタ、１３はELレジスタ、１４は
加算器、１５はRAレジスタ、１６はコントロー
ルカウンタ、１７はEL−UPレジスタ、１８は
EL−LWレジスタ、１９はREQコントロール回
路、２０はシフトコントロール回路を示す。
ストアドレス発生回路の実施例構成図、第２図は
本発明方式が適用可能な情報処理装置のシステム
構成図、第３図は従来方式によるアクセス例のグ
ラフ、第４図は従来方式による他のアクセス例の
グラフ、第５図は第１図に示す本発明方式の１実
施例によるアクセス例のグラフである。 第１図において、１１はOP CODEレジスタ、
１２はSAレジスタ、１３はELレジスタ、１４は
加算器、１５はRAレジスタ、１６はコントロー
ルカウンタ、１７はEL−UPレジスタ、１８は
EL−LWレジスタ、１９はREQコントロール回
路、２０はシフトコントロール回路を示す。
Claims (1)
- 【特許請求の範囲】 １ メモリアクセススループツトが相違するアク
セス元を含む複数のアクセス元が主記憶のアドレ
スに対して連続するアクセスを主として行うシス
テムにおいて、 ある第１のアクセススループツトを有する第１
のアクセス元と、 前記第１のアクセス元と比較して、前記第１ア
クセススループツトよりもアクセススループツト
が小さく、前記第１アクセススループツトの１／
ｎの比（ｎは整数）のアクセススループツトであ
る第２アクセススループツトを有する第２のアク
セス元を有し、 前記第２のアクセス元は、 前記主記憶装置に連続したアドレスのアクセス
をする際に、アクセス単位のｎ倍のアドレス間隔
で、前記第１のアクセス元のアクセス方向と同じ
方向でアドレスを更新していくアドレス更新制御
手段と、 アクセスのスタートアドレスにアクセス単位の
アドレスを順次加算して、前記アドレス更新制御
手段に与えるアドレス加算手段とを有し、 前記第２のアクセス元は、前記アドレス更新制
御手段とアドレス加算手段とにより自身のアクセ
スアドレスを更新し、その際アクセスアドレスを
アクセス単位ごとに一定の方向に並べ、そのアド
レス数列をｎグループに区切り、各グループごと
に同一の番号付けを行い、上記ｎで区切つた各グ
ループごとに順次の番号のアドレスを選択し、か
つ各番号ごとに各グループ内の同一番号のアドレ
スを横断してアクセスするように、アドレス列を
変更してアクセスアドレスを更新することを特徴
とする主記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4781685A JPS61206054A (ja) | 1985-03-11 | 1985-03-11 | 主記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4781685A JPS61206054A (ja) | 1985-03-11 | 1985-03-11 | 主記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206054A JPS61206054A (ja) | 1986-09-12 |
| JPH0414371B2 true JPH0414371B2 (ja) | 1992-03-12 |
Family
ID=12785878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4781685A Granted JPS61206054A (ja) | 1985-03-11 | 1985-03-11 | 主記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206054A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119996A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | マルチポ−トメモリを用いた時間スイツチ方式 |
-
1985
- 1985-03-11 JP JP4781685A patent/JPS61206054A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61206054A (ja) | 1986-09-12 |
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