JPS62174873A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアクセス制御方式に関し、特にメモリに
記憶されている２つの配列データを並行してアクセスす
る場合のメモリのバンク競合制御に関する。

（従来の技術〕 近年、データ処理の分野では多量のデータを高速に処理
するいわゆるスーパーコンピュータの必要性が増大して
きている。このスーパーコンピュータでは、配列状にな
った多量のデータの各組に対して同一演算を行ういわゆ
るベクトル演算が主に実行される。このベクトル演算の
場合、配列データはメモリに蓄えられており、多量のデ
ータを高速で処理するためには演算速度に見合ったメモ
リツループツトが要求される。

従来、この種のスーパーコンピュータでは、この要求を
満たすために、多バイト構成により同時にアクセス可能
なデータ量を増加させる方式や多バンク構成によりメモ
リを独立に動作可能な複数のバンクに分割し見かけ上の
サイクルタイムを小さくする方式等がとられてきた。

従来のベクトル演算における配列データへのメモリアク
セス制御方式には、各配列の組を順番にアクセスする方
式と、同時に複数の配列の組をアクセスする方式とがあ
る。

次に、第２図（Ａ）および（Ｂ）を用いてそれぞれの方
式について説明する。一般に、ベクトル演算は、 Ｃ（＋）　＝Ａ（１）　　＋Ｂ（１） で示されるように、配列Ａと配列Ｂとの同一要素番号を
もつデータ同士に演算を行い、結果を同一もしくは別の
配列Ｃの同一要素番号の位置に格納する動作をある配列
長分繰り返す。

このようなベクトル演算は、実際の演算装置においては
、 ■　ＶＯ−Ａ（１）：メモリから配列Ａのへクトルレジ
スタ■０への読出し、 ■　Ｖｌ−Ｂ（Ｔ）：メモリから配列Ｂのベクトルレジ
スタＶ１への読出し、 ■　■２←ＶＱ＋Ｖｌ：ベクトルレジスタ■０と■１と
を加算した結果のベクトルレジスタｖ２への格納、 ■　Ｃ（Ｉ）←Ｖｌベクトルレジスタｖ２のデータのメ
モリの配列Ｃへの書込み、 という４つの動作に分解される。

第２図（Ａ）に示す順次処理のメモリアクセス制御方式
では、動作■の完了後に動作■が開始され、動作■でア
クセスされた配列Ｂの第１要素がベクトルレジスタ■１
に入ると動作■が開始され、動作■の結果がベクトルレ
ジスタｖ２に入ると動作■が開始される。これらの一連
の動作は、各要素について順次配列長分パイプライン処
理される。

第２図（Ｂ）に示す並行処理のメモリアクセス制御方式
では、動作■が開始された後にひきつづき動作■が開始
され、動作■でアクセスされた配列Ｂの第１要素がベク
トルレジスタＶｌに入ると動作■が開始され、動作■の
結果がベクトルレジスタＶ２に入ると動作■が開始され
る。

これら２つのメモリアクセス制御方式を比較すると、動
作開始から最初の結果を得るまでの時間（演算の立上り
時間）ＴＡとＴｅとの間には、メモリのアクセス時間が
同一であれば動作■の開始までの時間の差が生しる。こ
のことからも明らかなように、演算の立上り時間を短縮
するためには並行処理の方が有利である。

〔発明が解決しようとする問題点〕

上述した従来のメモリアクセス制御方式では、メモリス
ルーブツト向上のために多バンク構成を採用した場合に
バンク競合を管理するためのハードウェア量が多くなり
、特に演算の立上りを早くするために並行処理を採用す
るとバンク競合管理のハードウェア量が増大し、順次処
理で管理を単純にするとｆＸｎの立上りが遅くなるとい
う欠点がある。

しかし、多バンク構成のメモリを持つ処理装置において
は、ベクトル配列のアクセスは連続もしくは要素間の間
隔が短い場合がほとんどであり、アクセス中の使用中バ
ンクはある範囲に限られ、他のバンクは未使用であるこ
とが多い。

本発明の目的は、上述の点に濯み、単純なバンクビジー
管理で異なる配列データへの並行アクセスを可能にし、
少ないハードウェア量で高い性能が得られるメモリアク
セス制御方式を提供することにある。

〔問題点を解決するための手段〕

本発明のメモリアクセス制御方式は、互いに独立に動作
可能な複数のバンクから構成されバンク番号順にアドレ
ス付けられたメモリに一定間隔で記憶されている配列デ
ータを順次アクセスするメモリアクセス制御方式におい
て、先行する第１配列データへのアクセス中に第２配列
データへのアクセス要求が出されたときに第１配列デー
タアクセスによる毎マシンサイクルのバンク幅と第２配
列データアクセスによる毎マシンサイクルのバンク幅と
が同一であるか否かを判定する比較手段と、この比較手
段で前記第１配列データアクセスによる毎マシンサイク
ルのバンク幅と前記第２配列データアクセスによる毎マ
シンサイクルのバンク幅とが同一であると判定されたと
きにバンクサイクル時間と前記バンク幅とその時刻での
前記第１配列データのアクセスバンク番号とから前記時
刻以降にバンク幅を半分としたときの使用予定バンクに
対して前記第２配列データを同様に半分のバンク幅でア
クセスした場合にバンク競合を発生しない開始可能バン
ク範囲を算出して前記第２配列データの開始バンク番号
と照合し、前記第２配列データの開始バンク番号が前記
開始可能バンク範囲にある場合には前記第２配列データ
アクセスと前記第１配列データアクセスとを交互に処理
するように制御し、前記第２配列データの開始バンク番
号が前記開始可能バンク範囲にない場合には前記第１配
列データアクセスを続行するとともに前記開始可能バン
ク範囲の更新と照合とを繰り返し前記第２配列データの
開始バンク番号が前記開始可能バンク範囲となったとき
に前記第２配列データアクセスと前記第１配列データア
クセスとを交互に処理するように制御するアクセス制御
手段とを有する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す構成図である。

本実施例のメモリアクセス制御方式は、レジスタ１０〜
１２、セレクタ１３、加算器１４、レジスタ１５、アク
セス制御回路２０および比較器２１がら構成されている
。

レジスタ１０は、信号線１００を介して第１配列データ
の先頭アドレスがセントされ、第１配列データアクセス
中には信号線１０７を介して入力される第１配列データ
の次のアクセスアドレスを保持する。

レジスタ１１は、レジスタ１０を使用する第１配列デー
タアクセス中に後続の第２配列データへのアクセス要求
があった場合に、信号線１００を介して第２配列データ
の先頭アドレスがセットされ、第２配列データアクセス
中はレジスタｌｏと同様に信号線１０７を介して入力さ
れる第２配列データの次のアクセスアドレスを保持する
。

レジスタ１２は、信号線１０１を介して入力される第１
配列データの要素間の間隔情報を保持する。

比較器２１は、レジスタ１２から信号線１０６を介して
入力される処理中の第１配列データの要素間の間隔情報
と信号線１０１を介して入力される第２配列データの要
素間の間隔情報とを比較するもので、両間隔情報が一致
した場合には信号線１２３を介してアクセス制御回路２
０にその旨を通知する。

セレクタ１３は、レジスタ１０に保持された第１配列デ
ータのアクセスアドレスおよびレジスタ１１に保持され
た第２配列データのアクセスアドレスを信号線１０３お
よび１０４を介してそれぞれ入力し、いずれか一方のア
クセスアドレスを選択的に出力する。

加算器１４は、セレクタ１３から信号１０５を介して人
力されるアクセスアドレスとレジスタ１２から信号線１
０６を介して入力される配列データの要素間の間隔情報
とを加算することにより、配列データの次のアクセスア
ドレスを生成する。

レジスタ１５は、セレクタ１３から信号線１０５を介し
て入力されるメモリのアクセスアドレスを保持する。

アクセス制御回路２０は、信号線１０２を介してアクセ
ス要求があったメモリの配列データについて、レジスタ
１０から信号線１０３を介して入力される第１配列デー
タのアクセスアドレスとレジスタ１１から信号線１０４
を介して入力される第２配列データのアクセスアドレス
とレジスタ１２から信号線１０６゛　　を介して人力さ
れる配列データの要素間の間隔情報とに基づいて、信号
線１２０．１２１．１２２等を介してレジスタ１０〜１
２およ１５ならびにセレクタ１３を制御し、バンク競合
の発生しないように信号線１１０を介してアクセス要求
をメモリに送出するとともにレジスタ１５から信号線１
１１を介してアクセス要求アドレスをメモリに送出させ
る。

次に、第３図を用いて先行する配列データＡのアクセス
中に後続の配列データＢのアクセス要求があった場合に
配列データＡのアクセスを続けながら配列データＢのア
クセスも開始できることを説明する。

いま、配列データＡへのアクセスがマシンサイクル毎に
Ｎバンクを使用してメモリをアクセスしていたとする。

各バンクのバンクサイクル時間をＴｃ　　（正整数）と
すると、ある時刻Ｔ０にバンクＡ、からＮバンクをアク
セスしたときに使用中のバンクはＡ、よりも前のＮＸ（
ＴＣ−１）個である。また、時刻Ｔ。からはマシンサイ
クル毎にＮバンクを使用せずに２マシンサイクル毎に１
回Ｎバンクを使用すると、以後は見かけ上はマシンサイ
クル毎にＮ÷２バンクを使用していくことになる。

時刻Ｔ０の次のマシンサイクルから同様に２マシンサイ
クルに１回Ｎバンクを使用するような配列データＢへの
アクセスがあった場合に、バンク競合を発生しないで交
互にアクセスするためには、配列データＢの開始バンク
Ｂ０はバンクＡ、を基点にＮｘ（Ｔｃ−１）より前か、
ＮＸ（ＴＣ＋１）÷２の値をＮの倍数に切り上げた値よ
りも先であればよいことが判る。以下、バンクＡ、を基
点にＮｘ　（Ｔｃ　−１）前のバンクからＮｘ　（Ｔｃ
　＋１）÷２の値をＮの倍数に切り上げた値だけ後のバ
ンクまでの範囲を開始不能バンク範囲と称し、それ以外
の範囲を開始可能バンク範囲と称する。

また、その時刻に開始不能バンク範囲に配列データＢの
開始バンクＢ０がある場合でも、開始不能バンク範囲が
１マシンサイクル当りＮバンクずつずれていくため、マ
シンサイクル毎にこの計算を実行し、開始バンクＢ０が
開始可能バンク範囲に入ったときにそれ以降は配列デー
タＡへのアクセスと配列データＢへのアクセスとをマシ
ンサイクル毎に交互に繰り返せば、バンク競合なしで再
配列データＡおよびＢを並行アクセスすることが可能に
なる。

次に、このように構成された本実施例のメモリアクセス
制？ｆｆ１１方式の動作について説明する。

第４図（Ａ）は、配列データＡのアクセスが時刻ＴＯか
ら開始バンク番号０で１マシンサイクル当たり２バンク
使用して開始した後に、時刻Ｔ６で開始バンク番号１８
で同様に１マシンサイクル当たり２バンクを使用する配
列データＢへのアクセスがきた場合のバンク使用状態の
時間変化を示した図である。なお、本動作例では、バン
クサイクル時間Ｔｃを５マシンサイクルとしている。

第４図（Ｂ）は、第４図（Ａ）に示した処理におけるレ
ジスタ１０．１１および１５の値ならびにセレクタ１３
の選択入力を示す。

時刻ＴＯで信号綿１０２を介してマシンサイクル毎に２
バンクずつ必要とする配列データＡへのアクセス要求を
受は付けたアクセス制御回路２０は、先に処理中のアク
セスが無いので、信号線１２２を介してセレクタ１３を
制御することにより信号線１００を介してレジスタｌＯ
にセットされた配列データへの開始アドレス０を信号線
１０５に出力させ、開始アドレス０を加算器１４に送る
とともにメモリアクセスレジスタ１５にセットさせる。

一方、レジスタ１２には信号線１０１を介してアクセス
バンク幅２に相当する配列データの要素間の間隔情報が
セットされており、この間隔情報は信号綿１０６を介し
て加算器１４で開始アドレス０と加算され、次のアクセ
スの先頭バンク２を示すアドレスが生成されて信号線１
０７を介してレジスタ１０に戻されてセントされる。

次の時刻Ｔ１では、メモリアクセスレジスタ１５にセン
トされたアドレスで配列データＡの要素Ａ０がアクセス
されるように、アクセス制御回路２０およびレジスタ１
５から信号線１１０および１１１を介してアクセス要求
およびアクセス要求アドレスがメモリに送出される。ま
た、時刻ＴＩでは後続のアクセス要求が無いため、レジ
スタ１０とレジスタ１５との更新が実行される。

このようにして、配列データＡの要素ＡＯから要素Ａ５
までが処理され、時刻Ｔ６で要素Ａ６を処理しようとし
たときに後続の配列データＢに対するアクセス要求が信
号線１０２を介して通知されると、このときにはレジス
タ１０は配列データＡのアクセスで使用中であるため、
配列データＢの開始バンクＢＯのバンク番号１８はアク
セス制御回路２０から信号線１２１を介して送出された
ストローブにより信号線１００を介してレジスタ１１に
セットされる。

一方、信号線１０１を介して入力された配列データＢの
要素間の間隔情報（アクセスバンク幅２に相当）は、レ
ジスタ１２に保持されている配列データＡの要素間の間
隔情報（アクセスバンク幅２に相当）と同し値なので、
比較器２１は一致を検出し信号線１２３を介してアクセ
ス制御回路２０に通知する。これにより、アクセス制御
回路２０では、時刻Ｔ６において後続の配列データＢに
対するアクセスが開始可能かどうかを検査する。

アクセス制御回路２０には信号線１０３を介して時刻Ｔ
６でアクセスしようとしている配列データへのバンク番
号１２が入力され、信号線１０４を介して配列データＢ
の先頭バンク番号１８が人力されており、第３図を用い
て説明したように、あらかじめ設定されているバンクサ
イクル時間（Ｔｃ＝５）、信号線１０６を介して入力さ
れるバンク幅（Ｎ＝２）および信号線１０３を介して入
力される配列データＡのアクセス中のバンク番号から開
始不能バンク範囲が算出される。

この結果、開始不能バンク範囲はバンク番号１２を基点
としてＮ　（Ｔｃ−１）−８バンク前から（Ｎ／２）（
Ｔｃ　＋　１）＝　６バンク後までの範囲となり、時刻
Ｔ７以降に配列データＢのアクセスが配列データＡのア
クセスと交互に実行できるためには、配列データＢの開
始バンク番号は４よりも小さいか１８よりも大きくなく
てはならない。いま、レジスタ１１から信号線１０４を
介して入力される配列データＢの開始バンク番号は１８
であるため、アクセス可能であると判定される。

したがって、アクセス制御回路２０は、時刻Ｔ６で要素
Ａ６を処理を開始した後、時刻Ｔ７以降は配列データＡ
の全要素を処理するまで配列データＢへのアクセスと配
列データＡへのアクセスとを交互に繰り返す。

以上、後続のアクセス要求の処理をただちに開始できる
場合についての動作例を示したが、２１　ＶＥのアクセ
ス要求が時刻Ｔ３からＴｃまでの間に先頭バンク番号の
値が４できた場合も、第４図（Ａ）および（Ｂ）に示す
ように、時刻Ｔ６まで開始が待ち合わされ、時刻Ｔ７以
降に同様に動作することは容易に理解できる。

なお、本発明のメモリアクセス制御方式がその効果を十
分に出すためには、アクセスバンク幅Ｎとバンクサイク
ル時間Ｔｃとから求められる開始不能バンク範囲よりも
メモリの総バンク数が十分に大きいことが望ましい。

〔発明の効果〕

以上説明したように本発明は、先行する配列データのア
クセス中に後続の配列データアクセス要求があった場合
でも、毎マシンサイクルのバンク幅が同じならば計算に
よりバンク競合の発生しない時点から再配列データに対
するアクセスを並行して処理することにより、節明でか
つ少ないハードウェア量で演算の立上りの良いメモリア
クセスが可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図（
Ａ）および（Ｂ）はベクトル演Ｊγにおけるメモリアク
セス制御方式を説明するための処理過程図、 第３図は本発明の詳細な説明するための使用バンクの遷
移図、 第４図（Ａ）および（Ｂ）は本発明の一実施例における
使用バンクの遷移図およびタイミングチヤードである。 図において、 １０．１１．１２．１５・・・レジスタ、１３・・・セ
レクタ、 １４・・・加算器、 ２０・・・アクセス制御回路、 ２１・・・比較器である。

Claims (1)

1. 【特許請求の範囲】 互いに独立に動作可能な複数のバンクから構成されバン
   ク番号順にアドレス付けられたメモリに一定間隔で記憶
   されている配列データを順次アクセスするメモリアクセ
   ス制御方式において、先行する第１配列データへのアク
   セス中に第２配列データへのアクセス要求が出されたと
   きに第１配列データアクセスによる毎マシンサイクルの
   バンク幅と第２配列データアクセスによる毎マシンサイ
   クルのバンク幅とが同一であるか否かを判定する比較手
   段と、 この比較手段で前記第１配列データアクセスによる毎マ
   シンサイクルのバンク幅と前記第２配列データアクセス
   による毎マシンサイクルのバンク幅とが同一であると判
   定されたときにバンクサイクル時間と前記バンク幅とそ
   の時刻での前記第１配列データのアクセスバンク番号と
   から前記時刻以降にバンク幅を半分としたときの使用予
   定バンクに対して前記第２配列データを同様に半分のバ
   ンク幅でアクセスした場合にバンク競合を発生しない開
   始可能バンク範囲を算出して前記第２配列データの開始
   バンク番号と照合し、前記第２配列データの開始バンク
   番号が前記開始可能バンク範囲にある場合には前記第２
   配列データアクセスと前記第１配列データアクセスとを
   交互に処理するように制御し、前記第２配列データの開
   始バンク番号が前記開始可能バンク範囲にない場合には
   前記第１配列データアクセスを続行するとともに前記開
   始可能バンク範囲の更新と照合とを繰り返し前記第２配
   列データの開始バンク番号が前記開始可能バンク範囲と
   なったときに前記第２配列データアクセスと前記第１配
   列データアクセスとを交互に処理するように制御するア
   クセス制御手段と、を有することを特徴とするメモリア
   クセス制御方式。