JPH04144273A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04144273A JPH04144273A JP26882490A JP26882490A JPH04144273A JP H04144273 A JPH04144273 A JP H04144273A JP 26882490 A JP26882490 A JP 26882490A JP 26882490 A JP26882490 A JP 26882490A JP H04144273 A JPH04144273 A JP H04144273A
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- mos
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- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置及びその製造方法に関し、特に、
ＭＯＳ容量を有する半導体装置及びその製造方法に関す
るものである。
ＭＯＳ容量を有する半導体装置及びその製造方法に関す
るものである。
第２図は従来のバイポーラ集積回路の断面構造を示して
おり、同一基板上にＭＯＳ容量とＮＰＮ型バイポーラト
ランジスタとか一体形成されているものを示している。
おり、同一基板上にＭＯＳ容量とＮＰＮ型バイポーラト
ランジスタとか一体形成されているものを示している。
図において、１はｐ型のシリコン基板、３はｐ型シリコ
ン基板１の表面上に形成されたｎ型エピタキシャル成長
層、２はｐ型のシリコン基板１とｎ型エピタキシャル成
長層の間に形成されたｎ型の埋込層、４はｎ型エピタキ
シャル成長層表面を分離するよう形成されたフィールド
酸化膜、５はｎ型エピタキシャル成長層内に素子分離す
るよう形成されたｎ型拡散層からなる分離領域、６はコ
レクタ抵抗低減のため、ｎ型埋込層２上部のｎ型エピタ
キシャル成長層３内に形成されたｎ型拡散層、７はフィ
ールド酸化膜４の形成部以外のｎ型エピタキシャル成長
層の表面に形成された薄い酸化膜、８は分離領域５上に
薄い酸化膜７を介して形成された燐（Ｐ）ドープのポリ
シリコン膜、９は高濃度にｎ型不純物を有する領域（ベ
ース領域）１０は高濃度にｎ型不純物を有する領域（エ
ミッタ、コレクタ領域）、１１は素子の表面保護のため
のＰ Ｓ Ｇ （ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ
ｇｌａｓｓ）膜、Ｉ２はＰＳＧ膜１１に設けられたコン
タクトホール、１３はコンタクトホール１２を介してベ
ース領域９゜エミッタ、コレクタ領域１０．及びリンド
ープのポリシリコン膜８に電気的に接続されたアルミ配
線である。
ン基板１の表面上に形成されたｎ型エピタキシャル成長
層、２はｐ型のシリコン基板１とｎ型エピタキシャル成
長層の間に形成されたｎ型の埋込層、４はｎ型エピタキ
シャル成長層表面を分離するよう形成されたフィールド
酸化膜、５はｎ型エピタキシャル成長層内に素子分離す
るよう形成されたｎ型拡散層からなる分離領域、６はコ
レクタ抵抗低減のため、ｎ型埋込層２上部のｎ型エピタ
キシャル成長層３内に形成されたｎ型拡散層、７はフィ
ールド酸化膜４の形成部以外のｎ型エピタキシャル成長
層の表面に形成された薄い酸化膜、８は分離領域５上に
薄い酸化膜７を介して形成された燐（Ｐ）ドープのポリ
シリコン膜、９は高濃度にｎ型不純物を有する領域（ベ
ース領域）１０は高濃度にｎ型不純物を有する領域（エ
ミッタ、コレクタ領域）、１１は素子の表面保護のため
のＰ Ｓ Ｇ （ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ
ｇｌａｓｓ）膜、Ｉ２はＰＳＧ膜１１に設けられたコン
タクトホール、１３はコンタクトホール１２を介してベ
ース領域９゜エミッタ、コレクタ領域１０．及びリンド
ープのポリシリコン膜８に電気的に接続されたアルミ配
線である。
次に本構造の製造方法について説明する。
まず、基板上にＮＰＮ型バイポーラトランジスタ部を製
造する方法について説明する。
造する方法について説明する。
まずｐ型シリコン基板１にｎ型埋込層２を設けた後、ｎ
型エピタキシャル成長層３を形成し、Ｌｏｃｏｓ法（ｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ
：選択酸化法）にてフィールド酸化膜４を形成し、その
後、素子分離の目的でｎ型拡散層５を形成する。
型エピタキシャル成長層３を形成し、Ｌｏｃｏｓ法（ｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ
：選択酸化法）にてフィールド酸化膜４を形成し、その
後、素子分離の目的でｎ型拡散層５を形成する。
次いで−Ｈフイールド酸化膜４をエツチング除去し、薄
い酸化膜７を形成する。さらに不純物拡散によりベース
領域９．エミッタ、コレクタ領域１０を形成後、表面保
護の目的てＰＳＧ膜１１をＣＶＤ法（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：気相化学反応法
）にて堆積する。
い酸化膜７を形成する。さらに不純物拡散によりベース
領域９．エミッタ、コレクタ領域１０を形成後、表面保
護の目的てＰＳＧ膜１１をＣＶＤ法（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：気相化学反応法
）にて堆積する。
続いて、ＰＳＧ膜１１．薄い酸化膜７に電極取り出しの
ためコンタクトホール１２を開孔し、該開口部にアルミ
等を設けて金属電極配線１３を形成する。
ためコンタクトホール１２を開孔し、該開口部にアルミ
等を設けて金属電極配線１３を形成する。
一方、このバイポーラ集積回路で同一基板上にＭＯＳ容
量を設ける場合は、第２図に示すように、ＮＰＮバイポ
ーラトランジスタ形成時の薄い酸化膜７をつけた後に、
ポリシリコン膜８を堆積し、これに高濃度の燐を添加す
る。なお、この薄い酸化膜７下には、事前にバイポーラ
トランジスタの素子分離に用いている高濃度ｎ型拡散層
５を設けておき、これによりＭＯＳ容量に付随する抵抗
値の低減をはかる。さらにＭＯＳ容量の基板側の電極の
コンタクトにおいては、コンタクト抵抗の低減のため、
素子分離領域５の表面に高濃度にｎ型不純物層を含むベ
ース拡散層９を形成する。
量を設ける場合は、第２図に示すように、ＮＰＮバイポ
ーラトランジスタ形成時の薄い酸化膜７をつけた後に、
ポリシリコン膜８を堆積し、これに高濃度の燐を添加す
る。なお、この薄い酸化膜７下には、事前にバイポーラ
トランジスタの素子分離に用いている高濃度ｎ型拡散層
５を設けておき、これによりＭＯＳ容量に付随する抵抗
値の低減をはかる。さらにＭＯＳ容量の基板側の電極の
コンタクトにおいては、コンタクト抵抗の低減のため、
素子分離領域５の表面に高濃度にｎ型不純物層を含むベ
ース拡散層９を形成する。
従来の半導体装置におけるＭＯＳ容量は以上のように構
成されているので、ＭＯＳ容量値を太き（とりたければ
、酸化膜７を薄くしなければならない。しかし、酸化膜
７が薄いとサージ等による破壊が起こりやすくなるため
、集積回路内のポンディングパッドに直結しているＭＯ
Ｓ容量は使えなくなる。
成されているので、ＭＯＳ容量値を太き（とりたければ
、酸化膜７を薄くしなければならない。しかし、酸化膜
７が薄いとサージ等による破壊が起こりやすくなるため
、集積回路内のポンディングパッドに直結しているＭＯ
Ｓ容量は使えなくなる。
逆に、サージ破壊を起こりにくくするには酸化膜７を厚
くする必要があるが、これにより、ＭＯ８容量値が小さ
くなるという相反する問題点かあった。
くする必要があるが、これにより、ＭＯ８容量値が小さ
くなるという相反する問題点かあった。
二の発明は上記のような問題点を解消するためになされ
たもので、同一集積回路で容量値の大きなＭＯＳ容量と
サージ耐圧の大きいＭＯＳ容量を同時に設けることが可
能である半導体装置の構造及びその半導体装置を容易に
制画性よく形成できる半導体装置の製造方法を提供する
ことを目的とする。
たもので、同一集積回路で容量値の大きなＭＯＳ容量と
サージ耐圧の大きいＭＯＳ容量を同時に設けることが可
能である半導体装置の構造及びその半導体装置を容易に
制画性よく形成できる半導体装置の製造方法を提供する
ことを目的とする。
この発明に係る半導体装置は、同一基板上に、互いに異
なる膜厚の酸化膜を有する二種類のＭＯ８容量を備えた
ことを特徴とするものである。
なる膜厚の酸化膜を有する二種類のＭＯ８容量を備えた
ことを特徴とするものである。
また、この発明に係る半導体装置の製造方法は、同一基
板内の第１の領域に高濃度の第１の不純物拡散層を形成
するとともに、第２の領域に第１の不純物拡散層に比し
て低濃度の第２の不純物拡散層を形成する工程、低温の
ウェット酸化にて同時に第１の不純物拡散層及び第２の
不純物拡散層上に互いに異なる膜厚を有する第１及び第
２の酸化膜を形成する工程、第１．第２の領域にそれぞ
れ第１のＭＯＳ容量、第２のＭＯＳ容量を形成する工程
とを備えたことを特徴とするものである。
板内の第１の領域に高濃度の第１の不純物拡散層を形成
するとともに、第２の領域に第１の不純物拡散層に比し
て低濃度の第２の不純物拡散層を形成する工程、低温の
ウェット酸化にて同時に第１の不純物拡散層及び第２の
不純物拡散層上に互いに異なる膜厚を有する第１及び第
２の酸化膜を形成する工程、第１．第２の領域にそれぞ
れ第１のＭＯＳ容量、第２のＭＯＳ容量を形成する工程
とを備えたことを特徴とするものである。
また、この発明においては、上記の半導体装置の製造方
法において、バイポーラトランジスタのコレクタ拡散層
を第１の不純物拡散層として用い、コレクタ拡散層より
は低濃度のバイポーラトランジスタの分離拡散層を、第
２のＭＯＳ容量の構成要素である第２の不純物拡散層と
して用いたものである。
法において、バイポーラトランジスタのコレクタ拡散層
を第１の不純物拡散層として用い、コレクタ拡散層より
は低濃度のバイポーラトランジスタの分離拡散層を、第
２のＭＯＳ容量の構成要素である第２の不純物拡散層と
して用いたものである。
この発明における半導体装置においては、同一基板上に
、互いに異なる膜厚の酸化膜を有する二種類のＭＯＳ容
量を備えるようにしたので、厚い膜厚の酸化膜を有する
ＭＯＳ容量ではサージ耐圧の大きいものが得られ、薄い
膜厚の酸化膜を有するＭＯＳ容量では容量値の大きなも
のか得られる。
、互いに異なる膜厚の酸化膜を有する二種類のＭＯＳ容
量を備えるようにしたので、厚い膜厚の酸化膜を有する
ＭＯＳ容量ではサージ耐圧の大きいものが得られ、薄い
膜厚の酸化膜を有するＭＯＳ容量では容量値の大きなも
のか得られる。
また、この発明における半導体装置の製造方法において
は、同一基板内の第１．第２のの領域にそれぞれ高濃度
、低濃度の第１．第２の不純物拡散層を形成し、それぞ
れの表面を低温のウェット酸化したので、マスクを変え
なくても第１．第２の不純物拡散層の表面にそれぞれ厚
い第１の酸化膜、薄い第２の酸化膜と厚さの異なる酸化
膜か同時に形成される。よって厚い第１の酸化膜上、薄
い第２の酸化膜上にそれぞれ第１．第２のＭＯＳ容量を
設けることにより、同一基板上に容量値の太きいものと
サージ耐圧の大きいものと、特性の異なる２種のＭＯＳ
容量が同時に形成される。
は、同一基板内の第１．第２のの領域にそれぞれ高濃度
、低濃度の第１．第２の不純物拡散層を形成し、それぞ
れの表面を低温のウェット酸化したので、マスクを変え
なくても第１．第２の不純物拡散層の表面にそれぞれ厚
い第１の酸化膜、薄い第２の酸化膜と厚さの異なる酸化
膜か同時に形成される。よって厚い第１の酸化膜上、薄
い第２の酸化膜上にそれぞれ第１．第２のＭＯＳ容量を
設けることにより、同一基板上に容量値の太きいものと
サージ耐圧の大きいものと、特性の異なる２種のＭＯＳ
容量が同時に形成される。
また、上記の製造方法において、高濃度の第１の拡散層
をバイポーラトランジスタのコレクタ拡散層とし、第２
の拡散層をバイポーラトランジスタの分離拡散層とした
ものでは分離拡散層の表面濃度とコレクタ拡散層の表面
濃度の違いを利用して異なる厚さの第１．第２の酸化膜
が形成てき、第１．第２の拡散層形成のために特別な工
程を設けることなく、バイポーラトランジスタの形成工
程のみで容易に２種類のＭＯＳ容量か形成される。
をバイポーラトランジスタのコレクタ拡散層とし、第２
の拡散層をバイポーラトランジスタの分離拡散層とした
ものでは分離拡散層の表面濃度とコレクタ拡散層の表面
濃度の違いを利用して異なる厚さの第１．第２の酸化膜
が形成てき、第１．第２の拡散層形成のために特別な工
程を設けることなく、バイポーラトランジスタの形成工
程のみで容易に２種類のＭＯＳ容量か形成される。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の断面構造
を示しており、図において、第２図と同一符号は同一部
分を示しており、７ａはＮＰＮ）ランジスタの分離領域
であるｐ型不純物拡散層５の表面に形成された薄い酸化
膜、７ｂはｎ型不純物拡散層６の表面に形成された厚い
酸化膜である。
を示しており、図において、第２図と同一符号は同一部
分を示しており、７ａはＮＰＮ）ランジスタの分離領域
であるｐ型不純物拡散層５の表面に形成された薄い酸化
膜、７ｂはｎ型不純物拡散層６の表面に形成された厚い
酸化膜である。
１０は分離拡散層５により分離した基板内に形成された
ＮＰＮ トランジスタで、これはｎ“型の埋め込み層２
．コレクタ抵抗低減のためのｎ゛型のコレクタ拡散層６
．ベース領域であるｐ＋型型数散層９エミッタ領域、コ
レクタ領域であるｎ。
ＮＰＮ トランジスタで、これはｎ“型の埋め込み層２
．コレクタ抵抗低減のためのｎ゛型のコレクタ拡散層６
．ベース領域であるｐ＋型型数散層９エミッタ領域、コ
レクタ領域であるｎ。
拡散層１０．及びベース、エミッタ、コレクタの各領域
に、電気的に接続されたアルミ配線１３等から構成され
ている。
に、電気的に接続されたアルミ配線１３等から構成され
ている。
また、２０はＮＰＮ）ランジスタ１０の分離拡散層５を
その基板拡散とした第２のＭＯＳ容量であり、また、３
０はＮＰＮ）ランジスタｌＯのコレクタ拡散層６をその
基板拡散とした第２のＭ○Ｓ容量である。
その基板拡散とした第２のＭＯＳ容量であり、また、３
０はＮＰＮ）ランジスタｌＯのコレクタ拡散層６をその
基板拡散とした第２のＭ○Ｓ容量である。
次に製造方法について説明する。
まず、基板上にＮＰＮ型バイポーラトランジスタｌＯを
製造する方法は従来例で説明したのと同様で、ｐ型シリ
コン基板１（＝ｎ型埋込層２を設け、ｎ型エピタキシャ
ル成長層３を形成し、ＬＯＣＯ８法にてフィールド酸化
膜４を形成し、その後、素子分離の目的でｐ型拡散層５
を形成する。次いて−Ｈフイールド酸化膜４をエツチン
グ除去し、薄い酸化膜７を形成し、さらに不純物拡散に
よりベース領域９．エミッタ領域１０を形成後、表面保
護の目的てＰＳＧ膜１１を堆積し、ＰＳＧ膜１１及び薄
い酸化膜７に電極取り出しのためコンタクトホール１２
を開孔し、該開口部にアルミ等を設けて金属電極配線１
３を形成する。
製造する方法は従来例で説明したのと同様で、ｐ型シリ
コン基板１（＝ｎ型埋込層２を設け、ｎ型エピタキシャ
ル成長層３を形成し、ＬＯＣＯ８法にてフィールド酸化
膜４を形成し、その後、素子分離の目的でｐ型拡散層５
を形成する。次いて−Ｈフイールド酸化膜４をエツチン
グ除去し、薄い酸化膜７を形成し、さらに不純物拡散に
よりベース領域９．エミッタ領域１０を形成後、表面保
護の目的てＰＳＧ膜１１を堆積し、ＰＳＧ膜１１及び薄
い酸化膜７に電極取り出しのためコンタクトホール１２
を開孔し、該開口部にアルミ等を設けて金属電極配線１
３を形成する。
一方、このバイポーラ集積回路で同一基板上に２種類の
ＭＯＳ容量を設ける場合は、ＮＰＮバイポーラトランジ
スタ形成形成形成されたコレクタ拡散領域６及び分離領
域５の表面を低温のウェット酸化により酸化し、それぞ
れの表面に厚い酸化膜７ａ、及び酸化膜７ａよりも薄い
酸化膜７ｂを形成した後に、これらの表面にポリシリコ
ン膜８を堆積し、これに高濃度の燐を添加する。さらに
ＭＯＳ容量の基板側の電極のコンタクト抵抗の低減のた
め、素子分離領域５の表面に高濃度にｐ型不純物層を含
む領域９を形成するとともに、コレクタ拡散層６の表面
に高濃度にｎ型不純物を含む領域１０を形成する。
ＭＯＳ容量を設ける場合は、ＮＰＮバイポーラトランジ
スタ形成形成形成されたコレクタ拡散領域６及び分離領
域５の表面を低温のウェット酸化により酸化し、それぞ
れの表面に厚い酸化膜７ａ、及び酸化膜７ａよりも薄い
酸化膜７ｂを形成した後に、これらの表面にポリシリコ
ン膜８を堆積し、これに高濃度の燐を添加する。さらに
ＭＯＳ容量の基板側の電極のコンタクト抵抗の低減のた
め、素子分離領域５の表面に高濃度にｐ型不純物層を含
む領域９を形成するとともに、コレクタ拡散層６の表面
に高濃度にｎ型不純物を含む領域１０を形成する。
ここで、それぞれのＭＯＳ容量を形づくる酸化膜７ａ、
７ｂ０）Ｊｆｇ成工程について詳細に説明する本実施例
では、バイポーラ集積回路に用いるｐ型分離拡散層の５
の表面濃度を４Ｘ１０”個／ａｄ程度、ｎ＋型コし・フ
タ拡散層６の表面濃度を１×１０２０個／ａｌ程度に形
成する。９００°Ｃ以下の比較自〜低温（好ましくは８
２０℃程度）で、分圧０゜９２の条件下で分離拡散層５
及びコレクタ拡散層らの表面をウェット酸化し、ＭＯＳ
容量を形づくる酸化膜を形成す６場合、分離５上よりも
コレクタ拡散６上での方かより厚い酸化膜か形成される
。
７ｂ０）Ｊｆｇ成工程について詳細に説明する本実施例
では、バイポーラ集積回路に用いるｐ型分離拡散層の５
の表面濃度を４Ｘ１０”個／ａｄ程度、ｎ＋型コし・フ
タ拡散層６の表面濃度を１×１０２０個／ａｌ程度に形
成する。９００°Ｃ以下の比較自〜低温（好ましくは８
２０℃程度）で、分圧０゜９２の条件下で分離拡散層５
及びコレクタ拡散層らの表面をウェット酸化し、ＭＯＳ
容量を形づくる酸化膜を形成す６場合、分離５上よりも
コレクタ拡散６上での方かより厚い酸化膜か形成される
。
例えば、分離５上で４００人程度の酸化膜厚であれば、
コレクタ６１ては８００人程度にもなる。
コレクタ６１ては８００人程度にもなる。
これは、シリコ：５ノ中ｉ二高濃度に不純物か添加され
ている場合に酸化速度が増大する現象であるが、ｎ型不
純物添加の場合は低温でのみこの濃度依存性が観測され
ている。本実施例では、上述のように９００°Ｃ以下（
８５０°Ｃ程度）の低温でウェット酸化した場合に、分
離５上よりもコレクタ拡散６上で酸化膜７が厚く形成さ
れるという現象を利用している。
ている場合に酸化速度が増大する現象であるが、ｎ型不
純物添加の場合は低温でのみこの濃度依存性が観測され
ている。本実施例では、上述のように９００°Ｃ以下（
８５０°Ｃ程度）の低温でウェット酸化した場合に、分
離５上よりもコレクタ拡散６上で酸化膜７が厚く形成さ
れるという現象を利用している。
即ち、外部からのサージがかからず、容量値を大きくと
りたい回路部では、第１図の第２のＭＯ８容量２０に示
すように、ＭＯＳ容量の基板拡散層を分離拡散層５とす
る。一方、サージかかかりやすい回路部では、第１のＭ
ＯＳ容量３０に示すように、ＭＯＳ容量の基板拡散層を
分離５よりも高濃度のコレクタ拡散層とする。但し、上
述したように、ＭＯＳ容量の拡散層をコレクタ拡散層６
にする場合には、基板電極側のコンタクト下の拡散をエ
ミッタ即ち、ｎ＋型型数散層１０置き換える必要がある
。
りたい回路部では、第１図の第２のＭＯ８容量２０に示
すように、ＭＯＳ容量の基板拡散層を分離拡散層５とす
る。一方、サージかかかりやすい回路部では、第１のＭ
ＯＳ容量３０に示すように、ＭＯＳ容量の基板拡散層を
分離５よりも高濃度のコレクタ拡散層とする。但し、上
述したように、ＭＯＳ容量の拡散層をコレクタ拡散層６
にする場合には、基板電極側のコンタクト下の拡散をエ
ミッタ即ち、ｎ＋型型数散層１０置き換える必要がある
。
このような本実施例では、各ＭＯＳ容量の基板拡散はバ
イポーラトランジスタの製造段階で形成されるコレクタ
拡散層６と分離拡散層５を用いているので、バイポーラ
集積回路においては同−基板上で２種類のＭＯＳ容量を
形成しても、マスク枚数が増える等の工程数の増加もな
く、容易に容量値の大きなＭＯＳ容量とサージ耐圧の大
きなＭＯ８容量を実現することかできる。
イポーラトランジスタの製造段階で形成されるコレクタ
拡散層６と分離拡散層５を用いているので、バイポーラ
集積回路においては同−基板上で２種類のＭＯＳ容量を
形成しても、マスク枚数が増える等の工程数の増加もな
く、容易に容量値の大きなＭＯＳ容量とサージ耐圧の大
きなＭＯ８容量を実現することかできる。
なお上記実施例では、異なる不純物型でＭＯＳ容量下の
拡散層を形成したが、これは濃度の異なる同型不純物に
よる拡散層にしてもよい。このときは、高濃度拡散を用
いたＭＯＳ容量はサージ耐圧の必要な回路部に、低濃度
拡散側のＭＯＳ容量は大きな容量値が必要な回路部に用
いる。但しこの場合、上述のようにｎ型不純物による拡
散層を用いた場合には、酸化膜の形成は濃度差による酸
化膜７の膜厚差を大きくするために低温（９００°Ｃ以
下、好ましくは８００〜９００°Ｃ）のウェット酸化に
する必要かある。
拡散層を形成したが、これは濃度の異なる同型不純物に
よる拡散層にしてもよい。このときは、高濃度拡散を用
いたＭＯＳ容量はサージ耐圧の必要な回路部に、低濃度
拡散側のＭＯＳ容量は大きな容量値が必要な回路部に用
いる。但しこの場合、上述のようにｎ型不純物による拡
散層を用いた場合には、酸化膜の形成は濃度差による酸
化膜７の膜厚差を大きくするために低温（９００°Ｃ以
下、好ましくは８００〜９００°Ｃ）のウェット酸化に
する必要かある。
また、上記実施例ではバイポーラ集積回路について示し
たが、本発明はバイポーラ集積回路に限定されることな
く、ＭＯＳ集積回路、ＢｉＭＯＳ集積回路等にも応用て
きることはいうまでもない。
たが、本発明はバイポーラ集積回路に限定されることな
く、ＭＯＳ集積回路、ＢｉＭＯＳ集積回路等にも応用て
きることはいうまでもない。
この発明では同一基板上に互いに異なる膜厚の酸化膜を
存する二種類のＭＯＳ容量を設けたので、同一集積回路
内で容量値の大きなＭＯＳ容量とサージ耐圧の大きいＭ
ＯＳ容量を同時に実現可能となる効果かある。
存する二種類のＭＯＳ容量を設けたので、同一集積回路
内で容量値の大きなＭＯＳ容量とサージ耐圧の大きいＭ
ＯＳ容量を同時に実現可能となる効果かある。
また、この発明では、容量値を大きくとりたい回路部で
のＭＯＳ容量下の拡散層は、比較的低濃度に、またサー
ジ耐圧の大きなものが必要な回路部でのＭＯＳ容量下の
拡散層は高濃度にし、比較的低温のウェット酸化にてＭ
ＯＳ容量の酸化膜を形成するようにしたので、容量値の
大きなＭＯＳ容量とサージ耐圧の大きなＭＯＳ容量を、
マスク工程を増やさず容易に制御性よく形成できるとい
う効果がある。
のＭＯＳ容量下の拡散層は、比較的低濃度に、またサー
ジ耐圧の大きなものが必要な回路部でのＭＯＳ容量下の
拡散層は高濃度にし、比較的低温のウェット酸化にてＭ
ＯＳ容量の酸化膜を形成するようにしたので、容量値の
大きなＭＯＳ容量とサージ耐圧の大きなＭＯＳ容量を、
マスク工程を増やさず容易に制御性よく形成できるとい
う効果がある。
さらにこの発明では、容量値を大きくとりたい回路部て
のＭＯＳ容量下の拡散層を、バイポーラトランジスタの
分離拡散層とし、サージ耐圧の大きなものが必要な回路
部でのＭＯＳ容量下の拡散層を分離よりも高濃度の拡散
層であるバイポーラトランジスタのコレクタ拡散層とし
たので、バイポーラトランジスタの製造工程のみで同時
に容量値の大きなＭＯＳ容量とサージ耐圧の大きいＭＯ
８容量の二種類のＭＯＳ容量を実現することができると
いう効果かある。
のＭＯＳ容量下の拡散層を、バイポーラトランジスタの
分離拡散層とし、サージ耐圧の大きなものが必要な回路
部でのＭＯＳ容量下の拡散層を分離よりも高濃度の拡散
層であるバイポーラトランジスタのコレクタ拡散層とし
たので、バイポーラトランジスタの製造工程のみで同時
に容量値の大きなＭＯＳ容量とサージ耐圧の大きいＭＯ
８容量の二種類のＭＯＳ容量を実現することができると
いう効果かある。
第１図は本発明の一実施例による半導体装置の断面構造
を示す図、第２図は従来例による半導体装置の断面構造
を示す図である。 図において、１はｐ型シリコン基板、２はｎ″″型埋込
層、３はｎ型エピタキシャル成長層、４はフィールド酸
化膜、５は分離拡散層（ｐ″型拡散層）、６はコレクタ
抵抗低減のためのコレクタ拡散層（ｎ＋型型数散層、７
ａは酸化膜、７ｂは厚い酸化膜、８は燐ドープのポリシ
リコン膜、９はベース（ｐ＋型型数散層、ｌＯはエミッ
タ（ｎ’型型数散層、１１はＰＳＧ膜、１２はコンタク
トホール、１３はアルミ配線、１０はＮＰＮ ｔ−ラン
ジスタ、２０は第２のＭＯＳ容量、３０は第１のＭＯ８
容量である。 なお図中同一符号は同−又は相当部分を示す。
を示す図、第２図は従来例による半導体装置の断面構造
を示す図である。 図において、１はｐ型シリコン基板、２はｎ″″型埋込
層、３はｎ型エピタキシャル成長層、４はフィールド酸
化膜、５は分離拡散層（ｐ″型拡散層）、６はコレクタ
抵抗低減のためのコレクタ拡散層（ｎ＋型型数散層、７
ａは酸化膜、７ｂは厚い酸化膜、８は燐ドープのポリシ
リコン膜、９はベース（ｐ＋型型数散層、ｌＯはエミッ
タ（ｎ’型型数散層、１１はＰＳＧ膜、１２はコンタク
トホール、１３はアルミ配線、１０はＮＰＮ ｔ−ラン
ジスタ、２０は第２のＭＯＳ容量、３０は第１のＭＯ８
容量である。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）同一基板上に、互いに異なる膜厚の酸化膜を有す
る二種類のＭＯＳ容量を備えたことを特徴とする半導体
装置。 - （２）同一基板内の第１の領域に高濃度の第１の不純物
拡散層を形成するとともに、第２の領域に前記第１の不
純物拡散層に比して低濃度の第２の不純物拡散層を形成
する工程、低温のウェット酸化にて、前記第１の不純物
拡散層及び第２の不純物拡散層上に、同時に互いに異な
る膜厚を有する第１及び第２の酸化膜を形成する工程、 前記第１の領域、及び第２の領域にそれぞれ第１のＭＯ
Ｓ容量、及び第２のＭＯＳ容量を形成する工程とを備え
たことを特徴とする半導体装置の製造方法。 - （３）前記第１の不純物拡散層は、バイポーラトランジ
スタのコレクタ拡散層であり、 前記第２の不純物拡散層は、前記コレクタ拡散層より低
濃度のバイポーラトランジスタの分離拡散層であること
を特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26882490A JPH04144273A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26882490A JPH04144273A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144273A true JPH04144273A (ja) | 1992-05-18 |
Family
ID=17463766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26882490A Pending JPH04144273A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144273A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066897A (ja) * | 2004-07-30 | 2006-03-09 | Semiconductor Energy Lab Co Ltd | 容量素子及び半導体装置 |
-
1990
- 1990-10-05 JP JP26882490A patent/JPH04144273A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066897A (ja) * | 2004-07-30 | 2006-03-09 | Semiconductor Energy Lab Co Ltd | 容量素子及び半導体装置 |
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