JPH01220856A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01220856A JPH01220856A JP63046558A JP4655888A JPH01220856A JP H01220856 A JPH01220856 A JP H01220856A JP 63046558 A JP63046558 A JP 63046558A JP 4655888 A JP4655888 A JP 4655888A JP H01220856 A JPH01220856 A JP H01220856A
- Authority
- JP
- Japan
- Prior art keywords
- film
- trench
- trenches
- insulating film
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に大きな容量値の容量（
キャパシタ）を備える半導体装置に関する。
キャパシタ）を備える半導体装置に関する。
従来、回路に容量を必要とする半導体装置では、例えば
バイポーラトランジスタのベース・コレクタ接合、エミ
ッタ・ベース接合などの各種接合容量が広く用いられて
いる。しかし、この種の容量はバラツキが大きいこと、
容量値が電圧依存性をもつこと、電圧の極性は通常反転
しないようにして使用しなければならないこと等の理由
から、最近では酸化膜、チン化膜を絶縁膜として用いる
ＭＩｓ型容型炉量流となっている。
バイポーラトランジスタのベース・コレクタ接合、エミ
ッタ・ベース接合などの各種接合容量が広く用いられて
いる。しかし、この種の容量はバラツキが大きいこと、
容量値が電圧依存性をもつこと、電圧の極性は通常反転
しないようにして使用しなければならないこと等の理由
から、最近では酸化膜、チン化膜を絶縁膜として用いる
ＭＩｓ型容型炉量流となっている。
しかしながら、この容量では、例えば比誘電率が高いチ
ン化膜を絶縁膜として用いた場合でも、単位面積当たり
の容量は１．３ Ｘ １０− ’ＰＦ／μ２程度であり
０．０１ μＦの容量を作ろうとすると２８ｆｆｌＩＩ
１口の面積が必要となりチップ面積を大きく越えてしま
い実用的ではない。単位面積当たりの容量値を大きくす
る方法として、最近、シリコン基板をトレンチエツチン
グして溝を作りこの溝の側面に酸化膜又はチン化膜の薄
膜を形成した後、ポリシリコンで溝を埋め、ポリシリコ
ン中にリンなどの不純物を拡散して一方の電極とし、基
板を他方の、電極とするトレンチ構造の容量が提案され
、ＤＲＡＭにおいて採用されている。
ン化膜を絶縁膜として用いた場合でも、単位面積当たり
の容量は１．３ Ｘ １０− ’ＰＦ／μ２程度であり
０．０１ μＦの容量を作ろうとすると２８ｆｆｌＩＩ
１口の面積が必要となりチップ面積を大きく越えてしま
い実用的ではない。単位面積当たりの容量値を大きくす
る方法として、最近、シリコン基板をトレンチエツチン
グして溝を作りこの溝の側面に酸化膜又はチン化膜の薄
膜を形成した後、ポリシリコンで溝を埋め、ポリシリコ
ン中にリンなどの不純物を拡散して一方の電極とし、基
板を他方の、電極とするトレンチ構造の容量が提案され
、ＤＲＡＭにおいて採用されている。
上述した従来のトレンチ構造の容量は平面構成のものに
比較して大きな容量値が得られるものの、バイポーラア
ナログＩＣにおいて使用される位相補償用やフィルタ特
性決定用の容量はその容量値に極めて大きなものが要求
されるため、トレンチ構造で容量を構成した場合でも、
その占有面積が大きなものとなり、ＩＣチップに内蔵す
ることは困難である。
比較して大きな容量値が得られるものの、バイポーラア
ナログＩＣにおいて使用される位相補償用やフィルタ特
性決定用の容量はその容量値に極めて大きなものが要求
されるため、トレンチ構造で容量を構成した場合でも、
その占有面積が大きなものとなり、ＩＣチップに内蔵す
ることは困難である。
本発明は単位面積当たりの容量値を太き（して小面積で
かつ大容量値の容量を提供することを目的としている。
かつ大容量値の容量を提供することを目的としている。
本発明の半導体装置は、半導体基板に形成されたトレン
チの周囲に形成した導電層と、このトレンチの内面に形
成した絶縁膜と、この絶縁膜の内側に形成した導電膜と
で容量を構成し、かつこの導電膜の内側に絶縁膜と導電
膜とを交互にかつ多層に形成して複数個の容量を積層状
態に構成している。
チの周囲に形成した導電層と、このトレンチの内面に形
成した絶縁膜と、この絶縁膜の内側に形成した導電膜と
で容量を構成し、かつこの導電膜の内側に絶縁膜と導電
膜とを交互にかつ多層に形成して複数個の容量を積層状
態に構成している。
〔作用〕
上述゛した構成では、複数個の容量がトレンチ内に多層
に形成されるため、同一の面積において複数倍の容量値
を構成できる。
に形成されるため、同一の面積において複数倍の容量値
を構成できる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の断面図であり、第２図（ａ
）乃至（ｃ）はその製造工程の断面図である。
）乃至（ｃ）はその製造工程の断面図である。
第１図において、１はＰ型半導体基板であり、表面にＮ
型エピタキシャル層２が成長されている。
型エピタキシャル層２が成長されている。
そして、このＮ型エピタキシャル層に複数のトレンチ（
溝）４が形成されている。外側に形成したトレンチ４内
には酸化膜５ａを形成してエピタキシャル層２を分離さ
せ、この間に容量領域を画成してトランジスタ等の素子
領域との電気的絶縁を図っている。また、Ｎ型エピタキ
シャルＮ２の表面にも酸化膜５ｂを形成している。
溝）４が形成されている。外側に形成したトレンチ４内
には酸化膜５ａを形成してエピタキシャル層２を分離さ
せ、この間に容量領域を画成してトランジスタ等の素子
領域との電気的絶縁を図っている。また、Ｎ型エピタキ
シャルＮ２の表面にも酸化膜５ｂを形成している。
内側のトレンチ４の周囲の基板１及びエピタキシャル層
２には容量電極としての導電層、ここではＮ型不純物拡
散領域６を形成している。また、このトレンチ４の内面
には第１絶縁膜７としての窒化膜を形成している。更に
、この内側に第１導電膜８をポリシリコンで形成し、前
記Ｎ型不純物拡散領域６．第１絶縁膜７及び第１導電膜
８で第１容量を構成している。
２には容量電極としての導電層、ここではＮ型不純物拡
散領域６を形成している。また、このトレンチ４の内面
には第１絶縁膜７としての窒化膜を形成している。更に
、この内側に第１導電膜８をポリシリコンで形成し、前
記Ｎ型不純物拡散領域６．第１絶縁膜７及び第１導電膜
８で第１容量を構成している。
また、前記第１導電膜８の内側に第２絶縁膜９としての
窒化膜９を形成し、この内側に更に第２導電ｎ’Ｊ１０
をポリシリコンで形成し、前記第１導電膜８．第２絶縁
膜９及び第２導電膜１０で第２容量を構成している。
窒化膜９を形成し、この内側に更に第２導電ｎ’Ｊ１０
をポリシリコンで形成し、前記第１導電膜８．第２絶縁
膜９及び第２導電膜１０で第２容量を構成している。
そして、全面が酸化膜１１で絶縁され、この酸化膜１１
に開設したコンタクトホールを通してアルミニウム電極
１２が電気接続されている。
に開設したコンタクトホールを通してアルミニウム電極
１２が電気接続されている。
上述した構造の製造方法を、第２図を用いて説明する。
−
先ず、第２図（ａ）に示すように、Ｐ型半導体基板１上
のＮ型エピタキシャル層２に酸化膜３を１μｍ成長させ
部分的にフッ酸などでエツチングした後、トレンチエツ
チングによって深さ５〜１０μｍの基板１に達するトレ
ンチ４を形成する。
のＮ型エピタキシャル層２に酸化膜３を１μｍ成長させ
部分的にフッ酸などでエツチングした後、トレンチエツ
チングによって深さ５〜１０μｍの基板１に達するトレ
ンチ４を形成する。
次に、全面にチッ化膜を成長させた後、絶縁を行う溝の
表面部分に形成した窒化膜を選択的にエツチングし、第
２図（ｂ）のように、外側のトレンチ４の内部及びエピ
タキシャルＮ２の表面に夫々同時に酸化膜５ａ、５ｂを
形成する。
表面部分に形成した窒化膜を選択的にエツチングし、第
２図（ｂ）のように、外側のトレンチ４の内部及びエピ
タキシャルＮ２の表面に夫々同時に酸化膜５ａ、５ｂを
形成する。
次に、窒化膜を除去した上で、前記酸化膜５ｂをマスク
としてＮ型不純物例えばリンをエネルギ７０ＫｅＶ、打
込み量Ｉ ＸＩＯ”ｃｍ−”でイオン注入し、かつ１０
００°ｃ１〜２時間で熱拡散を行って、内側のトレンチ
４の周囲の基板１及びエピタキシャル層２にＮ型不純物
拡散領域６を形成する。その後、内側のトレンチ４の内
面に第１絶縁膜としての窒化膜７を厚さ３００〜５００
人で気相成長させる。
としてＮ型不純物例えばリンをエネルギ７０ＫｅＶ、打
込み量Ｉ ＸＩＯ”ｃｍ−”でイオン注入し、かつ１０
００°ｃ１〜２時間で熱拡散を行って、内側のトレンチ
４の周囲の基板１及びエピタキシャル層２にＮ型不純物
拡散領域６を形成する。その後、内側のトレンチ４の内
面に第１絶縁膜としての窒化膜７を厚さ３００〜５００
人で気相成長させる。
次いで、第２図（Ｃ）に示すように、ポリシリコンを１
０００人〜２０００人気相成長させ高濃度にＡｓをイオ
ン注入し、第１導電膜８を形成する。
０００人〜２０００人気相成長させ高濃度にＡｓをイオ
ン注入し、第１導電膜８を形成する。
以下、第１図に示したように、第１絶縁膜７しての窒化
膜９を厚さ３００〜５００人で気相成長させる。その後
、ポリシリコンを２０００〜４０００人で成長させ、か
つポリシリコン中にヒ素又はリンを高濃度にドープして
第２導電膜１０を形成する。
膜９を厚さ３００〜５００人で気相成長させる。その後
、ポリシリコンを２０００〜４０００人で成長させ、か
つポリシリコン中にヒ素又はリンを高濃度にドープして
第２導電膜１０を形成する。
以下、通常の電極形成工程により、酸化膜１１を０．４
μで成長させコンタクトの窓を開けた後、アルミニウム
を蒸着し、フォトレジストをマスクとして、ドライエツ
チングによってパターニングし電極１２を形成する。
μで成長させコンタクトの窓を開けた後、アルミニウム
を蒸着し、フォトレジストをマスクとして、ドライエツ
チングによってパターニングし電極１２を形成する。
この構成によれば、トレンチ内に形成した２層構造の容
量を並列接続することにより、同一面積に対して略２倍
の容量値を得ることができ、トレンチ構造の容量値が大
きいことに加えて更に大きな容量値を得ることができる
。したがって、半導体装置における同一面積で約２倍の
容量値を得ることができ、バイポーラアナログＩＣ等へ
の適用が可能となる。
量を並列接続することにより、同一面積に対して略２倍
の容量値を得ることができ、トレンチ構造の容量値が大
きいことに加えて更に大きな容量値を得ることができる
。したがって、半導体装置における同一面積で約２倍の
容量値を得ることができ、バイポーラアナログＩＣ等へ
の適用が可能となる。
ココで、窒化膜、ポリシリコンはスパッタ法で形成する
方法もあるが、現在のプロセス技術では溝内の膜厚の均
一性に問題があり、本実施例のように気相成長（ＣＶＤ
）法で形成することが好ましい。
方法もあるが、現在のプロセス技術では溝内の膜厚の均
一性に問題があり、本実施例のように気相成長（ＣＶＤ
）法で形成することが好ましい。
なお、前記実施例では容量を２層構造とした場合につい
て説明したが、３層以上に構成してもよいことは言うま
でもない。また、絶縁膜として窒化膜を用いているが、
高誘電体材料、例えばタンタルオキサイドＴａｚＯ□を
使えばさらに大幅に容量値を大きくすることができる。
て説明したが、３層以上に構成してもよいことは言うま
でもない。また、絶縁膜として窒化膜を用いているが、
高誘電体材料、例えばタンタルオキサイドＴａｚＯ□を
使えばさらに大幅に容量値を大きくすることができる。
以上説明したように本発明は、半導体基板に形成された
トレンチ内に絶縁膜と導電膜を交互にかつ多層に形成し
て複数個の容量を積層状態に構成しているので、同一の
面積に対して複数倍の容量を得ることができ、大容量値
の容量を半導体基板上に高密度に形成できる効果がある
。また、大容量値の容量を半導体装置内に構成すること
により、従来外付けしていた容量を焼灼でき、半導体装
置のピン数の削減、調整工数の削減を行うことができる
効果もある。
トレンチ内に絶縁膜と導電膜を交互にかつ多層に形成し
て複数個の容量を積層状態に構成しているので、同一の
面積に対して複数倍の容量を得ることができ、大容量値
の容量を半導体基板上に高密度に形成できる効果がある
。また、大容量値の容量を半導体装置内に構成すること
により、従来外付けしていた容量を焼灼でき、半導体装
置のピン数の削減、調整工数の削減を行うことができる
効果もある。
第１図は本発明の一実施例の断面図、第２図（ａ）乃至
（Ｃ）はその製造方法を工程順に示す断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型エピタキシャル
層、３・・・酸化膜、４・・・トレンチ、５ａ、５ｂ・
・・酸化膜、６・・・Ｎ型不純物拡散領域、７・・・第
１絶縁膜、８・・・第１導電膜、９・・・第２絶縁膜、
１０・・・第２導電膜、１１・・・酸化膜、１２・・・
アルミニウム電極。 第“２図
（Ｃ）はその製造方法を工程順に示す断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型エピタキシャル
層、３・・・酸化膜、４・・・トレンチ、５ａ、５ｂ・
・・酸化膜、６・・・Ｎ型不純物拡散領域、７・・・第
１絶縁膜、８・・・第１導電膜、９・・・第２絶縁膜、
１０・・・第２導電膜、１１・・・酸化膜、１２・・・
アルミニウム電極。 第“２図
Claims (1)
- １、半導体基板に形成されたトレンチの周囲に形成した
導電層と、このトレンチの内面に形成した絶縁膜と、こ
の絶縁膜の内側に形成した導電膜とで容量を構成し、か
つこの導電膜の内側に絶縁膜と導電膜とを交互にかつ多
層に形成して複数個の容量を積層状態に構成したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046558A JPH01220856A (ja) | 1988-02-29 | 1988-02-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046558A JPH01220856A (ja) | 1988-02-29 | 1988-02-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220856A true JPH01220856A (ja) | 1989-09-04 |
Family
ID=12750654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046558A Pending JPH01220856A (ja) | 1988-02-29 | 1988-02-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220856A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308640B1 (ko) * | 1998-06-30 | 2001-11-15 | 한신혁 | 코어형트랜치캐패시터및그제조방법 |
| JP2009515353A (ja) * | 2005-11-08 | 2009-04-09 | エヌエックスピー ビー ヴィ | 極めて高いキャパシタンス値のための集積キャパシタの配置 |
| JP2016162904A (ja) * | 2015-03-03 | 2016-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN111630663A (zh) * | 2018-12-28 | 2020-09-04 | 深圳市汇顶科技股份有限公司 | 电容器及其制作方法 |
-
1988
- 1988-02-29 JP JP63046558A patent/JPH01220856A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308640B1 (ko) * | 1998-06-30 | 2001-11-15 | 한신혁 | 코어형트랜치캐패시터및그제조방법 |
| JP2009515353A (ja) * | 2005-11-08 | 2009-04-09 | エヌエックスピー ビー ヴィ | 極めて高いキャパシタンス値のための集積キャパシタの配置 |
| TWI415270B (zh) * | 2005-11-08 | 2013-11-11 | Nxp Bv | 極高電容值之整合電容器配置 |
| JP2016162904A (ja) * | 2015-03-03 | 2016-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN111630663A (zh) * | 2018-12-28 | 2020-09-04 | 深圳市汇顶科技股份有限公司 | 电容器及其制作方法 |
| EP3758067A4 (en) * | 2018-12-28 | 2021-04-14 | Shenzhen Goodix Technology Co., Ltd. | CAPACITOR AND MANUFACTURING METHOD FOR IT |
| US11903182B2 (en) | 2018-12-28 | 2024-02-13 | Shenzhen GOODIX Technology Co., Ltd. | Capacitor and manufacturing method therefor |
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