JPH0414438B2 - - Google Patents
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- JPH0414438B2 JPH0414438B2 JP61058225A JP5822586A JPH0414438B2 JP H0414438 B2 JPH0414438 B2 JP H0414438B2 JP 61058225 A JP61058225 A JP 61058225A JP 5822586 A JP5822586 A JP 5822586A JP H0414438 B2 JPH0414438 B2 JP H0414438B2
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- Japan
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- address
- port
- signal
- input
- circuit
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明にかかるマルチポートメモリ回路は、少
くとも２つのポートに入力されるアドレス信号の
一致を検出するアドレス一致検出回路と、何れか
１つのポートに入力されるアドレス信号の変化を
検出するアドレス入力変化検出回路とをそなえ、
該アドレス入力変化検出回路の検出信号にもとづ
いて該アドレス一致検出回路の検出信号が外部回
路（例えばCPU）にとり出される。これによつ
て、２つ以上のポートの選択アドレスが同一とな
ることがあつても、該２つ以上のポートにおける
該選択アドレスの着順のすべての組合せに対し
て、該アドレスを先に選択したポート側の処理か
ら順次優先的に実行される。
くとも２つのポートに入力されるアドレス信号の
一致を検出するアドレス一致検出回路と、何れか
１つのポートに入力されるアドレス信号の変化を
検出するアドレス入力変化検出回路とをそなえ、
該アドレス入力変化検出回路の検出信号にもとづ
いて該アドレス一致検出回路の検出信号が外部回
路（例えばCPU）にとり出される。これによつ
て、２つ以上のポートの選択アドレスが同一とな
ることがあつても、該２つ以上のポートにおける
該選択アドレスの着順のすべての組合せに対し
て、該アドレスを先に選択したポート側の処理か
ら順次優先的に実行される。
本発明はマルチポートメモリ回路に関し、特に
２つ以上のポートの選択アドレスが同一となつた
場合、該アドレスを先に選択したポート側の処理
を優先的に行うようにしたマルチポートメモリ回
路に関する。
２つ以上のポートの選択アドレスが同一となつた
場合、該アドレスを先に選択したポート側の処理
を優先的に行うようにしたマルチポートメモリ回
路に関する。
近年、システムの高性能化の要求により、１つ
のシステム内に複数のCPUを組み込むものが増
加し、これに伴つて所謂マルチポートRAMに対
する需要が高まつている。第４図は所謂２ポート
RAMの概略構成を示すもので、共通のメモリセ
ルアレイ１１に対し左右１対のポート（すなわち
アドレスバツフア１２、ロウデコーダ１３、コラ
ムデコーダ１４、Ｉ／Ｏバツフア１５などからな
る右側のポート（符号（Ｒ）が付されている）
と、アドレスバツフア１６、ロウデコーダ１７、
コラムデコーダ１８、Ｉ／Ｏバツフア１９などか
らなる左側のポート（符号(L)が付されている）を
介してそれぞれアクセスできるように構成されて
おり、該左右の各ポートはそれぞれ対応する
CPUに接続され、該対応するCPUの命令をうけ
てそれぞれ動作することになる。この場合、該左
右の各ポートに接続された各CPUはそれぞれ全
く独立に動作して所定のアドレスを選択し（Ap
（Ｒ）乃至Ao（Ｒ）およびAp(L)乃至Ao(L)の各レベ
ルにより決る）、該選択されたアドレスに対応す
るメモリセルからのデータのよみ出し（DOUT（Ｒ）
およびDOUT(L)で示される）および該対応するメモ
リセルへのデータの書き込み（DIN（Ｒ）および
DIN(L)で示される）が行われる。
のシステム内に複数のCPUを組み込むものが増
加し、これに伴つて所謂マルチポートRAMに対
する需要が高まつている。第４図は所謂２ポート
RAMの概略構成を示すもので、共通のメモリセ
ルアレイ１１に対し左右１対のポート（すなわち
アドレスバツフア１２、ロウデコーダ１３、コラ
ムデコーダ１４、Ｉ／Ｏバツフア１５などからな
る右側のポート（符号（Ｒ）が付されている）
と、アドレスバツフア１６、ロウデコーダ１７、
コラムデコーダ１８、Ｉ／Ｏバツフア１９などか
らなる左側のポート（符号(L)が付されている）を
介してそれぞれアクセスできるように構成されて
おり、該左右の各ポートはそれぞれ対応する
CPUに接続され、該対応するCPUの命令をうけ
てそれぞれ動作することになる。この場合、該左
右の各ポートに接続された各CPUはそれぞれ全
く独立に動作して所定のアドレスを選択し（Ap
（Ｒ）乃至Ao（Ｒ）およびAp(L)乃至Ao(L)の各レベ
ルにより決る）、該選択されたアドレスに対応す
るメモリセルからのデータのよみ出し（DOUT（Ｒ）
およびDOUT(L)で示される）および該対応するメモ
リセルへのデータの書き込み（DIN（Ｒ）および
DIN(L)で示される）が行われる。
このように上記各CPUはそれぞれ全く独立に
動作するため、左側のポートを介して選択された
アドレスと右側のポートを介して選択されたアド
レスとが同一となる（所謂アドレス競合）を起す
可能性がある。このとき、該左右の両ポートがと
もに読出し動作をする場合は問題ないが、少くと
も一方が書込み動作をする場合は好ましくない状
況が起る。
動作するため、左側のポートを介して選択された
アドレスと右側のポートを介して選択されたアド
レスとが同一となる（所謂アドレス競合）を起す
可能性がある。このとき、該左右の両ポートがと
もに読出し動作をする場合は問題ないが、少くと
も一方が書込み動作をする場合は好ましくない状
況が起る。
すなわち例えば左側のポートから書込み動作を
行つている期間中、右側のポートから同一のメモ
リセルに対して読出し動作を行う場合を仮定する
と、該読出し動作期間中に、左側のポートから新
たに書込まれたデータが有効となつてデータの変
化を起すことになり、したがつて右側のポートか
ら読出されるデータが不確定となる（すなわちデ
ータ読出し時点に応じて該変化以前のデータを読
み出す場合、該変化以後のデータを読み出す場
合、更には丁度該変化時点（ビツト線情報のクロ
スポイント）と重なつてデータを読み出せない場
合が生じ得る）という問題点を生ずる。
行つている期間中、右側のポートから同一のメモ
リセルに対して読出し動作を行う場合を仮定する
と、該読出し動作期間中に、左側のポートから新
たに書込まれたデータが有効となつてデータの変
化を起すことになり、したがつて右側のポートか
ら読出されるデータが不確定となる（すなわちデ
ータ読出し時点に応じて該変化以前のデータを読
み出す場合、該変化以後のデータを読み出す場
合、更には丁度該変化時点（ビツト線情報のクロ
スポイント）と重なつてデータを読み出せない場
合が生じ得る）という問題点を生ずる。
上述した問題点を解決するためには、少くとも
２つのポートからの選択アドレスが同一となつた
とき、既に処理を行つている先着ポート側につい
ては、そのまま処理を続行させる一方、後着ポー
トに対しては所謂ビジー信号（以下BUSY信号
という）を出力して該先着ポートの該アドレスに
対する処理が終るまでそのアクセス受付を保留
（WAIT）させるという対策を講ずることが考え
られる。
２つのポートからの選択アドレスが同一となつた
とき、既に処理を行つている先着ポート側につい
ては、そのまま処理を続行させる一方、後着ポー
トに対しては所謂ビジー信号（以下BUSY信号
という）を出力して該先着ポートの該アドレスに
対する処理が終るまでそのアクセス受付を保留
（WAIT）させるという対策を講ずることが考え
られる。
本発明は比較的簡単な回路構成によつてかかる
BUSY信号を発生させるようにしたものであり、
上述したように少くとも２つのポートからの選択
アドレスが同一となつたときには、常に先着側の
ポート（同一アドレスを同時に選択したときはそ
のうちの１つのポート）の該選択アドレスに対す
る処理が終るまで、他のポートに対してそのアク
セス受付を保留させるようにしたものである。
BUSY信号を発生させるようにしたものであり、
上述したように少くとも２つのポートからの選択
アドレスが同一となつたときには、常に先着側の
ポート（同一アドレスを同時に選択したときはそ
のうちの１つのポート）の該選択アドレスに対す
る処理が終るまで、他のポートに対してそのアク
セス受付を保留させるようにしたものである。
上述の問題点を解決するために、本発明におい
ては、少なくとも２つのポートに入力されるアド
レス信号が一致している間検出信号を出力するア
ドレス一致検出回路と、 何れか１つのポートに入力されるアドレス信号
の変化を検出して、所定幅のパルスを出力するア
ドレス入力変化検出回路と、 前記パルス及び前記検出信号に応答して前記検
出信号を保持するフリツプフロツプとを有し、 前記パルスが入力したときに前記検出信号が出
力されていたときは、該検出信号にもとづいて、
該アドレス入力変化が検出されたポートに接続さ
れる外部回路にビジー信号が出力され、 該アドレス入力変化が検出されたポートに接続
される外部回路に該ビジー信号が出力されていな
いとき、該検出信号にもとづいて、該アドレス入
力変化が検出されないポートに接続される外部回
路に該ビジー信号が出力されることを特徴とする
マルチポートメモリ回路が提供される。
ては、少なくとも２つのポートに入力されるアド
レス信号が一致している間検出信号を出力するア
ドレス一致検出回路と、 何れか１つのポートに入力されるアドレス信号
の変化を検出して、所定幅のパルスを出力するア
ドレス入力変化検出回路と、 前記パルス及び前記検出信号に応答して前記検
出信号を保持するフリツプフロツプとを有し、 前記パルスが入力したときに前記検出信号が出
力されていたときは、該検出信号にもとづいて、
該アドレス入力変化が検出されたポートに接続さ
れる外部回路にビジー信号が出力され、 該アドレス入力変化が検出されたポートに接続
される外部回路に該ビジー信号が出力されていな
いとき、該検出信号にもとづいて、該アドレス入
力変化が検出されないポートに接続される外部回
路に該ビジー信号が出力されることを特徴とする
マルチポートメモリ回路が提供される。
上記構成によれば、何れか１つのポートに入力
されるアドレス信号の変化が検出された時点で、
該変化したアドレス信号と他のポートに入力され
ているアドレス信号との一致が検出されたとき
は、該アドレス信号の変化が検出されたポートに
接続される外部回路に対してBUSY信号を出力
し、該他のポートからの同一アドレスに対する処
理が終るまでそのアクセス受付が保留される。
されるアドレス信号の変化が検出された時点で、
該変化したアドレス信号と他のポートに入力され
ているアドレス信号との一致が検出されたとき
は、該アドレス信号の変化が検出されたポートに
接続される外部回路に対してBUSY信号を出力
し、該他のポートからの同一アドレスに対する処
理が終るまでそのアクセス受付が保留される。
一方、該アドレス信号の一致が検出されたと
き、該アドレス信号の変化が検出されたポートに
接続される外部回路に対して該BUSY信号が出
力されていないときは、該アドレス信号が一致し
ている他のポート（該アドレス信号の変化が検出
されないポート）に接続される外部回路に対して
BUSY信号を出力し、該アドレス信号の一致が
解除されるまでそのアクセス受付が保留される。
き、該アドレス信号の変化が検出されたポートに
接続される外部回路に対して該BUSY信号が出
力されていないときは、該アドレス信号が一致し
ている他のポート（該アドレス信号の変化が検出
されないポート）に接続される外部回路に対して
BUSY信号を出力し、該アドレス信号の一致が
解除されるまでそのアクセス受付が保留される。
第１図は本発明の１実施例としての２ポートメ
モリ回路の全体構成を概略的に示すもので、該第
１図に示される２ポートメモリ回路においては、
上述したように左右両側のポートを介してそれぞ
れ選択されたアドレスが一致した場合における上
述した問題点を解決する手段として、アドレス競
合調整回路２０が設けられている。
モリ回路の全体構成を概略的に示すもので、該第
１図に示される２ポートメモリ回路においては、
上述したように左右両側のポートを介してそれぞ
れ選択されたアドレスが一致した場合における上
述した問題点を解決する手段として、アドレス競
合調整回路２０が設けられている。
第２図は、上記アドレス競合調整回路２０の一
具体例を示すもので、２は左右１対のポートに入
力されるアドレス信号の一致を検出するためのア
ドレス一致検出回路、３は何れか１つのポート
（第２図の場合は右側のポート）に入力されるア
ドレス信号の変化を検出するアドレス入力変化検
出回路、４は該アドレス入力変化検出回路の検出
信号にもとづいて該アドレス一致検出回路の検出
信号が外部にとり出される回路であつて、例えば
フリツプフロツプにより構成される。
具体例を示すもので、２は左右１対のポートに入
力されるアドレス信号の一致を検出するためのア
ドレス一致検出回路、３は何れか１つのポート
（第２図の場合は右側のポート）に入力されるア
ドレス信号の変化を検出するアドレス入力変化検
出回路、４は該アドレス入力変化検出回路の検出
信号にもとづいて該アドレス一致検出回路の検出
信号が外部にとり出される回路であつて、例えば
フリツプフロツプにより構成される。
該アドレス一致検出回路２は、左右の各ポート
から入力されるアドレス信号が完全に一致したと
き所定レベルの信号を出力するもので、２０１乃
至２０ｎは排他的論理和（Exclusive OR）回路
であつて、左右の各ポートから入力されるアドレ
ス信号（Ap（Ｒ）乃至Ao（Ｒ）とAp(L)乃至Ao(L)が
各ビツト毎に比較され、それらがすべて一致した
とき（第３図のＡ（Ｒ）およびＡ(L)に＊印で示さ
れており、期間t1，t2，t3がこれに対応する。）に
は、各ノアゲート２１の入力（例えば第２図点
のレベル）がすべてロウレベルとなつて、該ノア
ゲート２１の出力側（第２図点）のレベルがハ
イレベルとなる。また５１はインバータでであ
り、したがつて第２図点のレベルは該点のレ
ベルを反転したロウレベルとなる。（第３図、
、および参照）。
から入力されるアドレス信号が完全に一致したと
き所定レベルの信号を出力するもので、２０１乃
至２０ｎは排他的論理和（Exclusive OR）回路
であつて、左右の各ポートから入力されるアドレ
ス信号（Ap（Ｒ）乃至Ao（Ｒ）とAp(L)乃至Ao(L)が
各ビツト毎に比較され、それらがすべて一致した
とき（第３図のＡ（Ｒ）およびＡ(L)に＊印で示さ
れており、期間t1，t2，t3がこれに対応する。）に
は、各ノアゲート２１の入力（例えば第２図点
のレベル）がすべてロウレベルとなつて、該ノア
ゲート２１の出力側（第２図点）のレベルがハ
イレベルとなる。また５１はインバータでであ
り、したがつて第２図点のレベルは該点のレ
ベルを反転したロウレベルとなる。（第３図、
、および参照）。
一方、第２図に示される該アドレス入力変化検
出回路３には、右側のポートに入力されるアドレ
ス信号Ap（Ｒ）乃至Ao（Ｒ）が、対応する排他的
論理和回路３１１乃至３１ｎの各入力側にそれぞ
れ直接および所定の遅延回路３０１乃至３０ｎを
介して入力される。したがつて該アドレス信号
Ap（Ｒ）乃至Ao（Ｒ）の何れかが変化すると対応
する遅延回路の遅延時間だけ、対応する排他的論
理和回路の出力側がハイレベルとなり、したがつ
て該ハイレベルの信号が入力されるノア回路３２
の出力側からは該遅延回路に対応してロウレベル
のパルス信号φ（Ｒ）が出力される。（第３図のφ
（Ｒ）参照）。
出回路３には、右側のポートに入力されるアドレ
ス信号Ap（Ｒ）乃至Ao（Ｒ）が、対応する排他的
論理和回路３１１乃至３１ｎの各入力側にそれぞ
れ直接および所定の遅延回路３０１乃至３０ｎを
介して入力される。したがつて該アドレス信号
Ap（Ｒ）乃至Ao（Ｒ）の何れかが変化すると対応
する遅延回路の遅延時間だけ、対応する排他的論
理和回路の出力側がハイレベルとなり、したがつ
て該ハイレベルの信号が入力されるノア回路３２
の出力側からは該遅延回路に対応してロウレベル
のパルス信号φ（Ｒ）が出力される。（第３図のφ
（Ｒ）参照）。
４はフリツプフロツプであつてノアゲート４
１，４２，４３、および４４により構成されてお
り、該ノアゲート４１には、該アドレス一致検出
回路２の出力信号（上記の出力レベル）と該ア
ドレス入力変化検出回路３の出力側のパルス信号
φ（Ｒ）とが入力され、一方ノアゲート４２には
該アドレス一致検出回路２の反転出力信号（上記
の出力レベル）と該パルス信号φ（Ｒ）とが入
力される。したがつて該ノアゲート４１の出力側
（第２図点）のレベルは、該点のレベルと該
φ（Ｒ）のレベルがともにロウレベルのときのみ
ハイレベルとなり（第３図参照）、一方、該ノ
アゲート４２の出力側（第２図点）のレベルは
該点のレベルと該φ（Ｒ）のレベルがともにロ
ウレベルのときのみハイレベルとなる。（第３図
参照）。
１，４２，４３、および４４により構成されてお
り、該ノアゲート４１には、該アドレス一致検出
回路２の出力信号（上記の出力レベル）と該ア
ドレス入力変化検出回路３の出力側のパルス信号
φ（Ｒ）とが入力され、一方ノアゲート４２には
該アドレス一致検出回路２の反転出力信号（上記
の出力レベル）と該パルス信号φ（Ｒ）とが入
力される。したがつて該ノアゲート４１の出力側
（第２図点）のレベルは、該点のレベルと該
φ（Ｒ）のレベルがともにロウレベルのときのみ
ハイレベルとなり（第３図参照）、一方、該ノ
アゲート４２の出力側（第２図点）のレベルは
該点のレベルと該φ（Ｒ）のレベルがともにロ
ウレベルのときのみハイレベルとなる。（第３図
参照）。
その結果、該フリツプフロツプ４は、該パルス
信号φ（Ｒ）がロウレベルとなつたとき、該点
のレベルおよび該点のレベル（該点の反転レ
ベル）をとり込んでこれらの各レベルをそれぞれ
１対の出力信号BUSY（Ｒ）および（）
としてとり出し、その後該パルス信号φ（Ｒ）が
ハイレベルになつている間その状態を維持し、次
に該パルス信号φ（Ｒ）が再びロウレベルになつ
たときに、仮に該点のレベルまたは該点のレ
ベルに変化があれば、該変化後のレベルがとり込
まれて上記BUSY（Ｒ）信号および（）
信号としてとり出す。（第３図のBUSY（Ｒ）お
よび（）参照）。なお第３図のBUSY
（Ｒ）および（）信号のうち左端斜線部
は動作開始直後におけるデータの不確定部分を示
している。また５２はナンドケートであつて該
BUSY（Ｒ）信号と該点の出力レベルとが入力
され、これら各入力がともにハイレベルのときの
みロウレベルとなる(L)信号が出力される。
（第３図の(L)参照） ここで該左右のポートの選択アドレスが一致す
る態様として該アドレスを右側のポートが先に
選択している場合（第２図のt1期間参照）、該
アドレスを左側のポートが先に選択している場合
（第２図のt2期間参照）、および該アドレスを左
右のポートが同時に選択した場合（第２図のt3期
間参照）が考えられる。
信号φ（Ｒ）がロウレベルとなつたとき、該点
のレベルおよび該点のレベル（該点の反転レ
ベル）をとり込んでこれらの各レベルをそれぞれ
１対の出力信号BUSY（Ｒ）および（）
としてとり出し、その後該パルス信号φ（Ｒ）が
ハイレベルになつている間その状態を維持し、次
に該パルス信号φ（Ｒ）が再びロウレベルになつ
たときに、仮に該点のレベルまたは該点のレ
ベルに変化があれば、該変化後のレベルがとり込
まれて上記BUSY（Ｒ）信号および（）
信号としてとり出す。（第３図のBUSY（Ｒ）お
よび（）参照）。なお第３図のBUSY
（Ｒ）および（）信号のうち左端斜線部
は動作開始直後におけるデータの不確定部分を示
している。また５２はナンドケートであつて該
BUSY（Ｒ）信号と該点の出力レベルとが入力
され、これら各入力がともにハイレベルのときの
みロウレベルとなる(L)信号が出力される。
（第３図の(L)参照） ここで該左右のポートの選択アドレスが一致す
る態様として該アドレスを右側のポートが先に
選択している場合（第２図のt1期間参照）、該
アドレスを左側のポートが先に選択している場合
（第２図のt2期間参照）、および該アドレスを左
右のポートが同時に選択した場合（第２図のt3期
間参照）が考えられる。
そして上記第２図に示される回路構成によれ
ば、該右側のポートに入力されるアドレス信号の
変化を信号φ（Ｒ）によつて検出したとき（該信
号φ（Ｒ）がロウレベルになつたとき）、該右側の
ポートに入力される該変化後のアドレス信号が該
左側のポートに入力されているアドレス信号と一
致しているとき（該点のレベルがロウレベルと
なつているとき）は、上記の場合（すなわち先
着ポートが左側のポートである場合）または上記
の場合（すなわち左右両ポートのアドレス選択
が同時である場合）に相当することになり、これ
らの場合に対応する期間t2およびt3においては、
該フリツプフロツプ４の出力側の（）信
号がロウレベルとされる。これにより左側のポー
トに接続されたCPUの処理が優先し、右側ポー
トに接続されたCPUには、該ロウレベルの
BUSY（Ｒ）信号が供給されて該アドレスに対す
るアクセス受付が保留され、該左側ポートからの
当該アドレスに対する処理が終つた時点で、該
BUSY（Ｒ）信号がハイレベルとなり、該右側ポ
ートからのアクセスが受付けられる。
ば、該右側のポートに入力されるアドレス信号の
変化を信号φ（Ｒ）によつて検出したとき（該信
号φ（Ｒ）がロウレベルになつたとき）、該右側の
ポートに入力される該変化後のアドレス信号が該
左側のポートに入力されているアドレス信号と一
致しているとき（該点のレベルがロウレベルと
なつているとき）は、上記の場合（すなわち先
着ポートが左側のポートである場合）または上記
の場合（すなわち左右両ポートのアドレス選択
が同時である場合）に相当することになり、これ
らの場合に対応する期間t2およびt3においては、
該フリツプフロツプ４の出力側の（）信
号がロウレベルとされる。これにより左側のポー
トに接続されたCPUの処理が優先し、右側ポー
トに接続されたCPUには、該ロウレベルの
BUSY（Ｒ）信号が供給されて該アドレスに対す
るアクセス受付が保留され、該左側ポートからの
当該アドレスに対する処理が終つた時点で、該
BUSY（Ｒ）信号がハイレベルとなり、該右側ポ
ートからのアクセスが受付けられる。
一方、上記ナンドゲート５２の出力側がロウレ
ベルとなるのは、該左右両ポートの選択アドレス
が一致しているとき（点のレベルがハイレベル
となつているとき）であつて且つ該（）
信号がハイレベルとなつているとき（すなわち該
右側のポートからのアクセス受付が保留されてい
ないとき）であつて、これは、上記の場合（す
なわち先着ポートが右側のポートである場合）に
相当することになり、この場合に対応する期間t1
においては該フリツプフロツプ４の出力側の
BUSY(L)信号がロウレベルとなる。これにより
右側のポートに接続されたCPUの処理が優先し、
左側ポートに接続されたCPUには、該ロウレベ
ルの(L)信号が供給されて該アドレスに対
するアクセス受付が保留され、該右側ポートにお
ける当該アドレスに対する処理が終つた時点で該
BUSY(L)信号がハイレベルとなり、該左側ポー
トからのアクセスが受付けられる。
ベルとなるのは、該左右両ポートの選択アドレス
が一致しているとき（点のレベルがハイレベル
となつているとき）であつて且つ該（）
信号がハイレベルとなつているとき（すなわち該
右側のポートからのアクセス受付が保留されてい
ないとき）であつて、これは、上記の場合（す
なわち先着ポートが右側のポートである場合）に
相当することになり、この場合に対応する期間t1
においては該フリツプフロツプ４の出力側の
BUSY(L)信号がロウレベルとなる。これにより
右側のポートに接続されたCPUの処理が優先し、
左側ポートに接続されたCPUには、該ロウレベ
ルの(L)信号が供給されて該アドレスに対
するアクセス受付が保留され、該右側ポートにお
ける当該アドレスに対する処理が終つた時点で該
BUSY(L)信号がハイレベルとなり、該左側ポー
トからのアクセスが受付けられる。
なお上記実施例では、左右両ポートからの同一
アドレスに対する選択が同時に起つた場合には左
側ポートからの処理を優先するようにされている
が、このような場合、右側ポートからの処理を優
先して行うこともでき、その場合には該アドレス
入力変化検出回路３に、左側ポートから入力され
るアドレス信号Ap(L)乃至Ao(L)を供給するように
すればよい。
アドレスに対する選択が同時に起つた場合には左
側ポートからの処理を優先するようにされている
が、このような場合、右側ポートからの処理を優
先して行うこともでき、その場合には該アドレス
入力変化検出回路３に、左側ポートから入力され
るアドレス信号Ap(L)乃至Ao(L)を供給するように
すればよい。
このようにして上記回路構成によれば、該左右
のポートを介して選択されたアドレスが一致した
場合、該左右のポートからのアドレス着順のすべ
ての組合せに対し、先着側のポートの処理（同着
の場合はそのうちの一方のポートの処理）を優先
して行い、その間他方のポートの処理を保留（ウ
エイト）させることができる。また上記実施例に
おいては２ポートRAMの場合について説明した
が、同様の考えを一般のマルチポートRAMに適
用して、２つ以上のポートの選択アドレスが一致
したときに、上述したようにして先着ポート側の
処理を順次優先して行うことができる。
のポートを介して選択されたアドレスが一致した
場合、該左右のポートからのアドレス着順のすべ
ての組合せに対し、先着側のポートの処理（同着
の場合はそのうちの一方のポートの処理）を優先
して行い、その間他方のポートの処理を保留（ウ
エイト）させることができる。また上記実施例に
おいては２ポートRAMの場合について説明した
が、同様の考えを一般のマルチポートRAMに適
用して、２つ以上のポートの選択アドレスが一致
したときに、上述したようにして先着ポート側の
処理を順次優先して行うことができる。
なお本発明において、上述したようなアドレス
競合の調整手段として、アドレス入力変化検出時
に出力される信号φ（Ｒ）を利用しているが、か
かる信号φ（Ｒ）は、例えばアドレス入力変化の
際のワードライン切換時において、一時的にビツ
トラインを短絡して、その後におけるビツトライ
ン上からの情報変化の読出し速度を早めるために
しばしば利用されるものであり、本発明の回路構
成によれば、かかる信号φ（Ｒ）を、そのまま上
記したアドレス競合の調整手段としても利用しう
るという利点をも有するものである。
競合の調整手段として、アドレス入力変化検出時
に出力される信号φ（Ｒ）を利用しているが、か
かる信号φ（Ｒ）は、例えばアドレス入力変化の
際のワードライン切換時において、一時的にビツ
トラインを短絡して、その後におけるビツトライ
ン上からの情報変化の読出し速度を早めるために
しばしば利用されるものであり、本発明の回路構
成によれば、かかる信号φ（Ｒ）を、そのまま上
記したアドレス競合の調整手段としても利用しう
るという利点をも有するものである。
本発明によれば、上記したようなアドレス一致
検出回路とアドレス入力変化検出回路とを利用す
ることによつて、比較的簡易な回路構成であるに
も拘らず、選択アドレス競合時における先着ポー
ト側の優先処理（同時選択の場合にはその一方の
ポートの優先処理）を確実に行うことができる。
しかも本発明によれば、上記アドレス入力変化検
出回路を例えば上述したようなビツトラインを一
時的に短絡して読出し速度を早める回路と共有し
て利用することができ、この場合実質的に付加す
る回路はアドレス一致検出回路とフリツプフロツ
プのみとなり、小規模なものとすることができ
る。
検出回路とアドレス入力変化検出回路とを利用す
ることによつて、比較的簡易な回路構成であるに
も拘らず、選択アドレス競合時における先着ポー
ト側の優先処理（同時選択の場合にはその一方の
ポートの優先処理）を確実に行うことができる。
しかも本発明によれば、上記アドレス入力変化検
出回路を例えば上述したようなビツトラインを一
時的に短絡して読出し速度を早める回路と共有し
て利用することができ、この場合実質的に付加す
る回路はアドレス一致検出回路とフリツプフロツ
プのみとなり、小規模なものとすることができ
る。
第１図は本発明の１実施例としてのマルチポー
トメモリ回路の全体構成を示すブロツク図、第２
図は、第１図におけるアドレス競合調整回路の１
実施例を示す回路図、第３図は、第２図に示され
るアドレス競合調整回路の動作を説明するタイミ
ング図、第４図は、この種のマルチポートメモリ
回路の従来例を示すブロツク図である。 （符号の説明）、２……アドレス一致検出回路、
３……アドレス入力変化検出回路、３０１，…３
０ｎ……遅延回路、４……フリツプフロツプ。
トメモリ回路の全体構成を示すブロツク図、第２
図は、第１図におけるアドレス競合調整回路の１
実施例を示す回路図、第３図は、第２図に示され
るアドレス競合調整回路の動作を説明するタイミ
ング図、第４図は、この種のマルチポートメモリ
回路の従来例を示すブロツク図である。 （符号の説明）、２……アドレス一致検出回路、
３……アドレス入力変化検出回路、３０１，…３
０ｎ……遅延回路、４……フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも２つのポートに入力されるアドレ
ス信号が一致している間検出信号を出力するアド
レス一致検出回路と、 何れか１つのポートに入力されるアドレス信号
の変化を検出して、所定幅のパルスを出力するア
ドレス入力変化検出回路と、 前記パルス及び前記検出信号に応答して前記検
出信号を保持するフリツプフロツプとを有し、 前記パルスが入力したときに前記検出信号が出
力されていたときは、該検出信号にもとづいて、
該アドレス入力変化が検出されたポートに接続さ
れる外部回路にビジー信号が出力され、 該アドレス入力変化が検出されたポートに接続
される外部回路に該ビジー信号が出力されていな
いとき、該検出信号にもとづいて、該アドレス入
力変化が検出されないポートに接続される外部回
路に該ビジー信号が出力されることを特徴とする
マルチポートメモリ回路。 ２ 上記各ポートに入力されるアドレス信号が同
時に変化して互に一致したアドレス信号となつた
ときは、該検出信号にもとづいて、該アドレス入
力変化が検出されたポートに接続される外部回路
に該ビジー信号が出力される、特許請求の範囲第
１項記載のマルチポートメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058225A JPS62217481A (ja) | 1986-03-18 | 1986-03-18 | マルチポ−トメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61058225A JPS62217481A (ja) | 1986-03-18 | 1986-03-18 | マルチポ−トメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217481A JPS62217481A (ja) | 1987-09-24 |
| JPH0414438B2 true JPH0414438B2 (ja) | 1992-03-12 |
Family
ID=13078137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61058225A Granted JPS62217481A (ja) | 1986-03-18 | 1986-03-18 | マルチポ−トメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217481A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2618422B2 (ja) * | 1988-02-08 | 1997-06-11 | 富士通株式会社 | 半導体記憶装置 |
| JPH03187095A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | マルチポートメモリ制御装置 |
| JP2673390B2 (ja) * | 1991-03-13 | 1997-11-05 | 三菱電機株式会社 | マルチポートメモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129989A (ja) * | 1983-01-17 | 1984-07-26 | Nec Corp | デユアル・ポ−ト型ダイナミツク・ランダム・アクセス・メモリ・セル及びその動作方法 |
-
1986
- 1986-03-18 JP JP61058225A patent/JPS62217481A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62217481A (ja) | 1987-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |