JPH03187095A - マルチポートメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マルチポートメモリ制御装置に関し、特に、
複数のアクセスポートからのマルチポートメモリへのア
クセスタイミングを制御するマルチポートメモリ制御装
置に関する。

［従来の技術］ 近年、情報処理システムの機能・性能に対する高度化の
要求はますます強くなり、システム全体に要求される機
能を機能分散方式を取入れたマルチプロセッサシステム
により実現しようとする傾向が高まっている。これは、
１つのシステム内に複数のＭＰＵ（マイクロプロセッサ
ユニット）を取込み、それぞれのＭＰＵごとにサブシス
テムを形成してシステムの稼動率を向上させたものであ
る。これに伴い、ＭＰＵ間の情報伝達のための、複数の
アクセスポートを有する前記マルチポートメモリに対す
る需要が高まっている。

第５図は、２つのＭＰＵを取込んだマルチプロセッサシ
ステムの構成図である。第５図を参照して、このマルチ
プロセッサシステムは、２つのＭＰＵＡ６２およびＭＰ
Ｕ［１６６と、一方のＭＰＵＡ６２によって制御される
ＲＡＭ　（ランダムアクセスメモリ）　Ａ２Ｂ、ＲＯＭ
　（リードオンリメモリ）Ａ６４．およびＩ１０コント
ローラＡ６５と、他方のＭＰＵ、６６によって制御され
る、ＲＡＭａ　６７、ＲＯＭａ　６８．およびＩ１０コ
ントローラＢ６９とを含む。

このマルチプロセッサシステムにおいて、前記ＭＰＵＡ
６２および、これによって制御される上記一連の機能部
（ＲＡＭ＾６３．ＲＯＭ＾６４゜Ｉ１０コントローラＡ
３５）と、前記ＭＰＵａ　６６および、これによって制
御される上記一連の機能部（ＲＡＭＩ１１６７、ＲＯＭ
ａ　６８．Ｉ１０コントローラＢ６９）とは、それぞれ
、パスラインＡ７０およびパスラインＢ７１を介して、
共通のメモリ（以下、共有メモリと称す）６１に接続さ
れる。パスラインＡ７０とパスラインＢ７１とは互いに
独立である。前記共有メモリ６１として、前述のマルチ
ポートメモリが用いられる。つまり、共有メモリ６１は
、ＭＰＵＡ６２および、ＭＰＵＡ６２とパスラインＡ７
０を介して結合される一連の機能部と信号の授受を行な
うためのアクセスートＡ（図示せず）と、ＭＰＵら６６
および、ＭＰＵ１１６６とパスラインＢ７１を介して結
合される一連の機能部と信号の授受を行なうためのアク
セスポートＢ（図示せず）とを含むマルチポートメモリ
である。

第６図はマルチポートメモリとして最も一般的な２ボ一
トＲＡＭの構成を示す概略ブロック図である。第６図を
参照して、２ポ一トＲＡＭは、単一の共有メモリセルア
レイ１１に対するアクセスを２つのアクセスポートＡお
よびＢの両方から行なうことができるように構成される
。

具体的に説明すると、この２ボ一トＲＡＭは、」（有メ
モリセルアレイ１１と、この共有メモリセルアレイ１１
に対するデータの書込み／読出しを行なうための、同一
構成の機能ブロック１００および２００を含む。機能ブ
ロック１００は、一方のアクセスポートＡを介して、共
有メモリセルアレイ１１とのデータの授受を行ない、機
能ブロック２００は他方のアクセスポートＢを介して共
有メモリセル１１とのデータの授受を行なう。以下、機
能ブロック１００および２００を各々Ａボートブロック
およびＢポートブロックと称す。

共有メモリセルアレイ１１は、マトリクス状に配された
メモリセルによって構成されるメモリセルアレイと、前
記メモリセルアレイの各ロ一方向に対応して設けられた
ワード線と、前記メモリセルアレイの各カラム方向に対
応して設けられたビット線とを含む。

Ａボートブロック１００は、ｎ＋１ビット（ｎは自然数
）の人出力データｌ１０ｏ　　（Ａ）〜Ｉ１０、（Ａ）
を受けるＩ１０ポート（図示せず）を有するＩ１０バッ
ファ（Ａ）１２と、共有メモリセルアレイ１１において
選択状態とされるべきメモリセルのアドレスを指定する
ｎ＋１ビットのパラレルデータＡｏ　　（Ａ）〜Ａｏ　
（Ａ）をアドレス信号として受けるｎ＋１個のアドレス
ポート（図示せず）を有するアドレスバッファ１３と、
行デコーダ（Ａ）１４と、列デコーダ１５とを含む。

前５己Ｉ１０ポートおよびアドレスポートがこの２ボ一
トＲＡＭの一方のアクセスポートＡである。

アドレスポートに入力されたアドレス信号は、アドレス
バッファ１３を介して行デコーダ１４および列デコーダ
１５に与えられる。行デコーダ１４は、アドレスバッフ
ァ１３からのアドレス信号をデコードして、共有メモリ
セル１１内の、前記アドレス信号が示すローアドレスに
対応するワード線を選択状態とする。一方、列デコーダ
１５は、アドレスバッファ１３からのアドレス信号をデ
コードして共有メモリセルアレイ１１内の、前記アドレ
ス信号が示すカラムアドレスに対応するビット線を選択
状態とする。これによって、前記対応するワード線およ
びビット線の交点に位置するメモリセルか選択状態とな
る。Ａポートブロック１００が、共有メモリセルアレイ
１１にデータを書込むことができるライトモードにある
ときは、Ｉ１０バッファ１２のＩ１０ポートに書込デー
タが入力される。人力された書込データはＩ１０バッフ
ァ１２を介して列デコーダ１５に与えられる。

列デコーダ１５は、アドレスバッファ１３のアドレスポ
ートからのアドレス信号に応答して、行デコーダ１４お
よび列デコーダ１５が選択したメモリセルに前記書込デ
ータを書込む。

逆に、Ａポートブロック１００が、共有メモリセルアレ
イ１１からデータを読出すことができるリードモードに
あるときには、列デコーダ１５がアドレスポートＡから
のアドレス信号に対応するメモリセル（行デコーダ１４
および列デコーダ１５によって選択されたメモリセル）
から、その記憶データを読出し、この続出データをＩ１
０バッファ１２に出力する。Ｉ１０バッファ１２は、列
デコーダ１５からの続出データをＩ１０ボートを介して
外部に出力する。

Ｂポートブロック２００は、Ａボートブロック１００と
同様に、ｎ＋１ビットの人出力データｌ１０ｏ　　（Ｂ
）〜ｌ１０ｎ　　（Ｂ）を受けるｎ＋１個のＩ１０ポー
トを有するＩ１０バッファ１６と、ｎ＋１ビットのアド
レス信号Ａｏ　　（Ｂ）〜Ａ。

（Ｂ）を受けるｎ＋１個のアドレスポートを有するアド
レスバッファ１７と、共有メモリセルアレイ１１内の、
アドレス信号が示すアドレスに対応するメモリセルを選
択状態とする行デコーダ１８および列デコーダ１９と、
Ｂボートブロック２００がリードモードのときに、前記
対応するメモリセルから読出されたデータを外部に出力
し、かつ、このＢボートブロック２００がライトモード
のときに前記対応するメモリセルに書込むべきデータを
外部から取込むＩ１０バッファ１６とを含む。

Ｉ１０バッファ１６のＩ１０ボートおよびアドレスバッ
ファ１７のアドレスポートがこの２ポ一トＲＡＭのもう
一方のアクセスポートＢである。

なお、第６図において各機能部の名称の最後に記された
０内の英字は、それがアクセスポートＡおよびＢのいず
れからのアクセスに応答して動作するものかを示す。

第６図の２ポ一トＲＡＭが第５図における共有メモリ６
１として用いられた場合、アクセスポートＡおよびＢは
各々、第５図におけるパスラインＡ７０およびパスライ
ンＢ７１を構成する。第５図および第６図を参照して、
このような場合、ＭＰＵＡ６２は、ＲＯＭＡ６３．ＲＯ
ＭＡ６４．およびＩ１０コントローラＡ６５を制御して
、Ａボートブロック１００に対するライトモード／り一
ドモードの指示、共有メモリセルアレイ１１におけるア
ドレスを指定するアドレス信号の出力、共有メモリセル
アレイ１１内のメモリセルからのデータの読出し、共有
メモリセルアレイ１１から読出されたデータのＲＡＭＡ
６３への書込み、ＲＡＭＡ６３およびＲＯＭＡ　６４の
記憶データの共有メモリセルアレイ１１への書込み等を
すべてパスラインＡ７０を介して行なう。なお、Ｉ１０
コントローラＡ６５は、Ａボートブロック１００内のＩ
１０バッファ１２を制御し、Ｉ１０コントローラＢ６９
は、Ｂポートブロック２００内のＩ１０バッファ１６を
制御する。

同様に、ＭＰＵ１１１６３は、ＲＡＭ［１６７、ＲＯＭ
Ｂ６８．およびＩ１０コントローラＢ６９を制御して、
Ｂボートブロック２００に対するライトモード／リード
モードの指示、共有メモリセルアレイ１１におけるアド
レスを指定するアドレス信号の出力、共有メモリセルア
レイ１１内のメモリセルからのデータの読出し、共有メ
モリセルアレイ１１から読出されたデータのＲＡＭａ６
７への書込み、ＲＡＭＢ６７およびＲＯＭＢ　６８の記
憶データの共有メモリセルアレイ１１への書込み等をす
べてパスラインＢ７１を介して行なう。つまり、Ａボー
トブロック１００は、ＭＰＵＡ６２の命令に応答して、
共有メモリセルアレイ１１にアクセスでき、Ｂボートブ
ロック２００はＭＰＵ［１６６の命令に応答して共有メ
モリセルアレイ１１にアクセスできる。この結果、第５
図において、ＭＰＵＡ６２およびＭＰＵａ６６は互いに
独立に、かつ、非同期に、共有メモリ６１に対するデー
タの書込み／読出しを行なうことが可能となる。

［発明が解決しようとする課’ＩＢ３ 以上のように従来のマルチポートメモリは、複数のＭＰ
Ｕのそれぞれからの、独立かつ非同期な命令に応答して
動作する。複数のＭＰＵのそれぞれによって時間的に重
なって選択されたアドレスが互いに異なる場合には、選
択されたメモリセルの各々にはデータの書込みまたは読
出しのいずれか一方だけが行なわれる。したがって、こ
のような場合には複数のＭＰＵの各々は、選択したメモ
リセルに対するデータの読出し／ｉＦ込みを正しく行な
うことができ、何ら問題は生じない。しかし、ＭＰＵの
命令は独立／非同期に出されるため、複数のＭＰＵのそ
れぞれから、対応するアクセスボートを介して、マルチ
ポートメモリ内の共有メモリセルアレイにおける同一ア
ドレスのメモリセルを選択する命令が同時に、あるいは
時間的に重なって出される可能性がある。このような場
合には、次のような問題が生じる。この問題については
、第６図に示される２ポートＲＡ　Ｍの場合を例にとっ
て説明する。

第６図の２ポ一トＲＡＭの基本動作としては、Ａポート
ブロック１００およびＢポートブロック２００がともに
リードモードで動作している場合（第１の動作状態）、
Ａポートブロック１００がリードモードで動作しており
Ｂポートブロック２００がライトモードで動作している
場合（第２の動作状態）、Ａボートブロック１００がラ
イトモードで動作しておりＢボートブロック２００がリ
ードモードで動作している場合（ｍ３の動作状態）、お
よび、Ａボートブロック１００およびＢポートブロック
２００がともにライトモードで動作している場合（第４
の動作状態）の４通りが考えられる。

まず、２ボ一トブロツクＲＡＭが第１の動作状態にある
場合には、Ａポートブロック１００とＢボートブロック
２００とによって同一のアドレスが選択されても、その
同一アドレスに対応するメモリセルの記憶データがＡボ
ートブロック１００およびＢボートブロック２００の両
方によって読出されるだけであるので、メモリセルの記
憶データが変化したり、記憶データが正しく読出されな
かったりすることはなく特に問題は生じない。

しかし、２ボ一トブロツクＲＡＭが第２の動作状態にあ
る場合には、Ａボートブロック１００およびＢボートブ
ロック２００のそれぞれによって選択されたアドレスが
時間的に一致すると、ライトモードにあるＢボートブロ
ック２００は書込データを選択したメモリセルに正しく
書込むことはできるが、リードモードにあるＡポートブ
ロック１００は、選択したメモリセルの記憶データを正
しく読出すことができない可能性がある。

たとえば、ライトモードにあるＢポートブロックが選択
したメモリセルにデータを書込んでいる途中に、リード
モードにあるＡボートブロック１００が同一のメモリセ
ルに文１し読出動作を行なうと、Ａボートブロック１０
０は、Ｂポートブロック２００によるデータ書込みが終
了していないために記憶データがまだ確定していない不
安定な状態にあるメモリセルから読出しを行なう。した
がって、このような場合にはＡボートブロック１００は
、選択したメモリセルから、Ｂポートブロック２００に
よる書込動作中の不安定なデータを読出す。しかし、Ｂ
ポートブロック２００が選択したメモリセルにデータを
書込む直前に、Ａボートブロック１００が同一のメモリ
セルに対し読出しを行なうと、Ａボートブロック１００
によって読出されたデータはＢボートブロックによる書
込みが行なわれる前の古いデータとなる。逆に、Ｂボー
トブロック２００が選択したメモリセルにデータを書込
んだ直後にＡボートブロック１００が同一のメモリセル
に対して読出しを行なうと、Ａボートブロック１００に
よって読出されたデータは、Ｂボートブロックによる書
込みが行なわれた後の新しいデータとなる。したがって
、同一のメモリセルに関して、Ａボートブロックの読出
動作が、Ｂボートブロック２００の書込サイクルにおけ
るどの時点で行なわれるかによって、Ａボートブロック
１００によって読出されるデータは異なる可能性がある
。

２ポ一トブロツクＲＡＭが第３の動作状態にあるときに
は、上記と逆の問題が生じる。すなわち、同一のメモリ
セルに関して、Ｂポートブロック２００の読出動作が、
Ａポートブロック１００の書込サイクルにおけるどの時
点で行なわれるかによって、Ｂポートブロック２００に
よって読出されるデータは異なる場合がある。

これらのことかられかるように、第２および第３の動作
状態においては、Ａポートブロック１００およびＢボー
トブロック２００から同一のメモリセルに対して書込み
と読出しとが時間的に重なって行なわれると、読出動作
中のポートブロックから出力される続出データが１続出
サイクル内において変化する可能性が生じる。

２ボ一トＲＡＭが第４の動作状態にあるときには、メモ
リセルに互いに逆の２つのデータが同時に書込まれて、
そのメモリセルの記憶データが”１′および“０“のい
ずれてもない不確定なものとなる可能性がある。つまり
、Ａポートブロック１００およびＢポートブロック２０
０によって同一のメモリセルが選択された場合に、Ａポ
ートブロック１００が書込もうとするデータとＢポート
ブロックが書込もうとするデータとが異なると、選択さ
れたメモリセルには、これら２つの相異なるデータが同
時に与えられる。この結果、Ａボートブロック１００お
よびＢボートブロック２００による書込終了後のメモリ
セルの記憶データは不確定なものとなる。

以上のように、複数のアクセスポートを有するマルチポ
ートメモリでは、同一のメモリセルに対して複数のアク
セスが同時に行なわれる場合があるため問題が生じる。

このような問題を解決するためには、少なくとも２つの
アクセスポートから共有メモリセルアレイの同一番地（
アドレス）が選択された場合に、一方のアクセスポート
からのアクセスを可能にし、他方のアクセスポートから
のアクセスの受付けを前記一方のアクセスポートからの
処理動作が終了するまで保留させることで解決できると
考えられる。そこで、従来、前述したような問題を回避
するために、一方のアクセスポートからのアクセスを他
方のアクセスポートからのアクセスが終了するまで保留
にする機能を実現する回路部が作成されマルチポートメ
モリの外部に備えられた。しかし、この回路部はゲート
アレイ等が用いられた複雑な構成を有するため、多くの
ＩＣを必要とした。

本発明の目的は、複数のアクセスが独立に行なわれるこ
とによってマルチポートメモリに生じる前述のような問
題を解決し、マルチポートメモリが外部からのアクセス
に効率良く応答することができるようにマルチポートメ
モリへのアクセスを、複雑な構成の回路を用いることな
く制御できるマルチポートメモリ制御装置を提供するこ
とである。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係るマルチ
ポートメモリ制御装置は、少なくとも第１および第２の
アクセスポートと、第１および第２のアクセスポートの
いずれからもアクセスされる共有メモリセルアレイとを
含むマルチポートメモリへのアクセスを制御すべく、第
１のアクセスポートに人力される第１のアドレス信号と
第２のアクセスポートに人力される第２のアドレス信号
との一致を検出するアドレス一致検出手段と、第１のア
ドレス信号の変化を検出する第１のアドレス変化検出手
段と、第２のアドレス信号の変化を検出する第２のアド
レス変化検出手段と、アドレス一致検出手段からの“一
致”を示す検出出力に応答して、第１のアドレス変化検
出手段の検出出力と、第２のアドレス変化検出手段の検
出出力とに基づいて、第１および第２のアドレス信号の
うち変化があったアドレス信号のいずれか一方を受ける
アクセスポートからの共有メモリセルへのアクセスを中
断させるための信号を導出する手段とを備える。

［作用コ 本発明に係るマルチポートメモリ制御装置は上記のよう
に構成されるため、第１のアクセスポートに人力される
第１のアドレス信号または第２のアクセスポートに人力
される第２のアドレス信号が変化することによってこれ
ら第１のアドレス信号および第２のアドレス信号が同一
アドレスを示すしのとなった場合にのみ、第１および第
２のアドレス信号のうちの一方を受けるアクセスポート
からの共存メモリセルへのアクセスを中断させるための
信号が導出される。したがって、第１および第２のアセ
クスポートを介して共有メモリセルアレイの同一アドレ
スが選択された場合には第１および第２のアセクスポー
トのうちのいずれか一方のアクセスポートからの共有メ
モリセルアレイへのアクセスたけが可能となる。

［実施例］ 第１図は本発明の一実施例の２ポ一トＲＡＭの概略ブロ
ック図である。

第１図を参照して、この２ボー）ＲＡＭは、第６図に示
される従来のそれと異なり、共有メモリセルアレイ１１
．Ａボートブロック１００．およびＢポートブロック２
００に加えて、アドレス競合調整回路２０を同一チップ
上に含む。なお、以下の説明にあたっては、この２ポ一
トＲＡＭは第５図における共有メモリ６１として用いら
れるものとする。Ａポートブロック１００は、第５図に
おいてパスラインＡ７０を介してＭＰＵＡ６２に接続さ
れ、Ｂポートブロック２００は、第５図においてパスラ
インＢ７１を介してＭＰｏ、６６に接続される。

アドレス競合調整回路２０は、Ａポートブロック１００
に入力されるｎ＋１ビットのアドレス信号の各ビットの
データＡ。（Ａ）〜Ａｏ　　（Ａ）、および、Ｂポート
ブロック２００に人力されるｎビットのアドレス信号の
各ビットのデータＡ。

（Ｂ）〜Ａｏ　　（Ｂ）に応答して、Ａボートブロック
１００からのアクセスの保留／承認を指示する信号Ｎｏ
ｔ　　Ｒｅａｄｙ　　ＡおよびＢボートブロック２００
からのアクセスの保留／承認を指示する信号Ｎｏｔ　　
Ｒｅａｄｙ　　Ｂを出力する。

前記指示信号Ｎｏｔ　　Ｒｅａｄｙ　　Ａは、Ａポート
ブロック１００に接続されるＭＰＵＡ６２の所定の端子
に与えられる。前記所定の端子は、ＭＰＵのアクセス動
作を能動化／不能化させるための制御信号を受ける、い
わゆるレディ端子であり、従来からＭ　Ｐ　Ｕに一般的
に設けられている。

同様に、前記指示信号Ｎｏｔ　　Ｒｅａｄｙ　　Ｂは、
Ｂポートブロック２００に接続されるＭＰＵＢ６６のレ
ディ端子に与えられる。本実施例では、ＭＰＵＡ６２お
よびＭＰＵ、６６はともに、レディ端子に付与される信
号がハイレベルのときにアクセス動作を行なうことがで
き、レディ端子に付与される信号がローレベルのときに
アクセス動作を行なうことができないものとする。

次に、アドレス競合調整回路２０の内部構成について説
明する。第２図は、アドレス競合調整回路２０の内部構
成を示す概略ブロック図である。

箇２図を参照して、アドレス競合ｙ！Ｊ整回路２０は、
第１図におけるＡボートブロック１００から入力された
アドレス信号（以下、Ａボートアドレスと呼ぶ）の変化
を検出するＡボートアドレス変化検出回路部２２と、第
１図におけるＢポートブロック２００から人力されたア
ドレス信号（以下Ｂポートアドレスと呼ぶ）の変化を検
出するＢポートアドレス変化検出回路２３と、Ａポート
アドレスとＢポートアドレスとが一致したことを検出す
るＡ、Ｂポートアドレス一致検出回路２１と、Ａポート
アドレス変化検出回路２２．Ｂポートアドレス変化検出
回路２３．およびＡ、Ｂポートアドレス一致検出回路２
１の検出出力に応答して、指示信号Ｎｏｔ　　Ｒｅａｄ
ｙ　　ＡおよびＮｏｔ　　Ｒｅａｄｙ　　Ｂを出力する
優先ポート判定回路２４とを含む。

優先ポート判定回路２４は、第１図において共有メモリ
セル１１内の任意のメモリセルについて、Ａボートブロ
ック１００からのアクセスとＢポートブロック２００か
らのアクセスとが時間的に重なって行なわれた場合に、
後からアクセスを行なった方のポートブロックに接続さ
れるＭＰＵにローレベルの指示信号を与え、先にアクセ
スを行なった方のポートブロックに接続されるＭＰＵに
ハイレベルの指示信号を与える。また、共有メモリセル
１１内の任意のメモリセルについて、Ａボートブロック
１００からのアクセスとＢボートブロツク２００からの
アクセスとが全く同時に行なわれた場合にも、優先ポー
ト判定回路２４は、Ｂポートブロックに接続されるんＩ
ＰＵ＾６２に与える指示信号Ｎｏｔ　　Ｒｅａ　　ｙ　
　　の論理レベルと、Ｂポートブロックに接続されるＭ
ＰＵａ　６６に与える指示信号Ｎｏｔ　　Ｒｅａｄｙ　
　Ｂとを異なったものとする。

第３図は、第２図に示される構成のアドレス競合調整回
路２０の具体的回路構成の一例を示す回路図である。第
４図は、第３図に示される回路の動作を説明するための
波形図である。以下、第３図に示されるアドレス競合調
整回路の内部動作を、第４図を参照しながら詳細に説明
する。

第３図において、ｎ＋１個の２人力ＥＸ−ＯＲゲート２
１１−０−２１１−ｎ、ｎ＋ｌＮＯＲゲート２１２．お
よびインバータ２１３は第２図におけるＡ、Ｂポートア
ドレス一致検出回路２１を構成する。Ａポートブロック
１００からのアドレス信号の各ビットのデータＡｏ　　
（Ａ）〜Ａｎ　　（Ａ）は各々、２人力ＥＸ−ＯＲゲー
ト２１１−０〜２１１−ｎの一方の入力端に入力され、
Ｂポートブロック２００からのアドレス信号の各ビット
のデータＡｏ　　（Ｂ）　〜Ａｎ　　（Ｂ）は各々、２
人力ＥＸＯＲゲー）２１１−０〜２１１−ｎの他方の入
力端に人力される。つまり、ＥＸ−ＯＲゲート２１１−
１〜２１１−ｎの各々には、ＡポートアドレスおよびＢ
ポートアドレスの、対応するビットのデータ同士か人力
される。

たとえば、ＥＸ−ＯＲゲート２１１−１は、アドレス信
号の最下位ビットのデータＡｏ　　（Ａ）およびＡｏ　
　（Ｂ）の論理レベルが一致したときにのみローレベル
の信号を出力し、ＥＸ−ＯＲゲート２１１−ｎは、アド
レス信号の最上位ビットのデータＡ。（Ａ）およびＡ。

（Ｂ）の論理レベルが一致したときにのみローレベルの
信号を出力する。

このように、ＥＸ−ＯＲアゲ−２１１−１〜２１１−ｎ
は、各々、２つの人力信号の論理レベルが一致したとき
にのみローレベルの信号を出力する。

したがって、ＥＸ−ＯＲゲート２１１−１〜２１１−ｎ
の出力信号がすべてローレベルとなるのは、Ａポートブ
ロックか選択するメモリセルとＢポートブロックが選択
するメモリセルとが同一となり、ＡポートアドレスとＢ
ポートアドレスとの間で対応するビットのデータ同士が
すべて一致したときである。

ＥＸ−ＯＲゲート２１１−Ｃｌ−２１１−ｎの出力はｎ
＋１人力ＮＯＲゲート２１２に与えられる。

ＮＯＲゲート２１２は、ｎ＋１個の人力信号の論理レベ
ルがすべてローレベルであるときにのみハイレベルの信
号を出力し、ｎ＋１個の人力信号のうちのいずれか１つ
でもハイレベルであれば他の人力信号の論理レベルにか
かわらずローレベルの信号を出力する。したがって、Ａ
ポートアドレスとＢボートアドレスとが一致したときに
のみ、ＮＯＲゲート２１２の出力はハイレベルとなる。

ＮＯＲゲート２１２の出力はインバータ２１３によって
反転されて優先ボート判定回路２４に人力される。した
がって、本丈施例では、Ａ、Ｂボートアドレス一致検出
回路２１の検出出力は、ＡポートアドレスおよびＢポー
トアドレスが一致している間口−レベルとなる。

一方、第３図において、ｎ＋１個の２人力ＥＸ−ＯＲゲ
ート２２１−０〜２２１−ｎ、ｎ＋１１固の遅延回路（
図中Ｄｅｌａｙと記す）２２２−０〜２２２−ｎ、およ
びｎ＋１人力ＯＲゲート２２３は第２図におけるＡボー
トアドレス変化検出回路２２を構成する。同様に、ｎ＋
１個の２人力ＥＸ−ＯＲゲート２３１−０〜２３１−ｎ
、ｎ＋１個の遅延回路２３２−０〜２３２−ｎ、および
ｎ＋１人力ＯＲゲート２３３は第２図におけるＢボート
アドレス変化検出回路２３を構成する。

ＥＸ−ＯＲゲート２２１−０〜２２１−ｎの一方人力に
は、各々Ａポートアドレスの各ビットのデータＡｏ　　
（Ａ）　〜Ａｎ　（Ａ）が人力され、ＥＸ−ＯＲゲート
２２１−０〜２２１−ｎの他方入力には各々、Ａボート
アドレスの各ビットのデータＡｏ　　（Ａ）　〜Ａｎ　
　（Ａ）が遅延回路２２２　　Ｑ〜２２２−ｎによって
各々所定０開遅延されて人力される。したがって、Ａボ
ートアドレスの各ビットのデータＡｏ　　（Ａ）〜Ａｏ
　（Ａ）のうちいずれかのビットのデータが変化すると
、データか変化したビットに対応するＥＸ−ＯＲゲート
には、遅延回路を介して入力された信号、すなわち、変
化前のデータと遅延回路を介さずに直接入力された信号
、すなわち、変化後のデータという異なる論理レベルの
信号が人力される。この結果、このＥＸ−ＯＲゲートの
出力は、２つの人力信号が等しいときの論理レベル（ロ
ーレベル）から、ハイレベルへと切換わる。そして、デ
ータが変化してから前記所定時間経過すると、このＥＸ
−ＯＲゲートの人力にはともに変化後のデータが入力さ
れ、再びＥＸ−ＯＲゲートへの２つの人力信号の論理レ
ベルが一致するため、ＥＸ−ＯＲゲートの出力はローレ
ベルへと戻る。このように、Ａボートアドレスが変化す
ると、データが変化したビットに対応して設けられたＥ
Ｘ−ＯＲゲートの出力信号が、遅延回路における遅延時
間分ハイレベルとなる。

ＥＸ−ＯＲゲート２２１−０〜２２１−ｎの出力は、ｎ
＋１人力ＯＲゲート２２３に人力される。

ＯＲゲート２２３は、入力信号であるＥＸ−ＯＲゲート
２２１−０〜２２１−ｎの出力のうちの少なくとも１つ
がハイレベルであれば、他の人力信号の論理レベルにか
かわらずハイレベルの信号を出力し、ＥＸ−ＯＲアゲ−
−２２１−０〜２２１−ｎの出力がすべてローレベルで
ある場合にのみローレベルの信号を出力する。したがっ
て、Ａポートアドレスに変化がない場合には、ＯＲゲー
ト２２３の出力信号はローレベルであり、Ａボートアド
レスが変化すると、ＯＲゲート２２３の出力信号は前記
所定時間だけハイレベルとなる。ＯＲゲート２２３の出
力は、Ａボートアドレス変化検出回路２２の検出出力と
して優先ボート判定回路２４に与えられる。

Ｂボートアドレス検出回路２３も、Ａボートアドレス変
化検出回路２２と同様の動作を行なう。

すなわち、Ｂボートアドレス検出回路２３においては、
ＥＸ−ＯＲゲート２３１−０〜２３１−ｎが各々、Ｂボ
ートアドレスの各ビットのデータＡｏ　　（Ｂ）〜Ａ、
（Ｂ）を直接および、遅延回路２３２−０〜２Ｂ２−ｎ
を各々介して受け、ｎ＋１人力ＯＲゲート２３３がＥＸ
−ＯＲゲート２３１−〇〜２３１−ｎの出力を受けて、
Ｂポートアドレスが変化したときに遅延回路による遅延
時間分だけハイレベルの信号を出力する。ＯＲゲート２
３３の出力は、Ｂポートアドレス変化検出回路の検出出
力として優先ポート判定回路２４に与えられる。

たとえば、ＡボートアドレスおよびＢポートアドレスが
各々、第４図（ａ）および（ｂ）に示されるようなタイ
ミングで変化する場合を考える。

なお、第４図（ａ）および（ｂ）において、斜線で示さ
れる期間ａｌ、ａ２．およびａ３におけるＡポートアド
レスは各々、斜線で示される期間ｂ１、ｂ２．およびｂ
３におけるＢボートアドレスと同一であるとする。前述
したように、第３図におけるＡボートアドレス変化検出
回路２２の出力（第４図（ｄ））およびＢボートアドレ
ス変化検出回路２３の出力（第４図（ｅ））は、各々、
ＡポートアドレスおよびＢポートアドレスが変化するご
とに遅延回路による所定期間だけハイレベルとなる。一
方、アドレス一致検出回路２１の検出出力は、第４図（
ｃ）で示されるように、ＡボートアドレスとＢボートア
ドレスとが一致するごとにローレベルとなり、Ａポート
アドレスまたはＢポートアドレスのいずれか一方か変化
し、これらが異なったものとなると、再びハイレベルと
なる。

つまり、前記検出出力は、ＡポートアドレスとＢポート
アドレスが一致している期間ｔＩ＋　　ｔ２＋およびｔ
、に対応する期間にはローレベルとなる。

優先ポート判定回路２４は、Ａポートアドレス変化検出
回路２２およびＢボートアドレス変化検出回路２３の検
出出力を受ける後着ボート記憶回路２４ａと、Ａ、Ｂポ
ートアドレス一致検出回路２１の検出出力および前記後
着ボート記憶回路２４ａの出力を受ける後着ボート情報
ラッチ回路２４ｂと、後着ボート情報ラッチ回路２４ｂ
の出力およびＡ、Ｂボートアドレス一致検出回路２１の
検出出力を受ける２人力ＮＯＲゲート２５０および２５
１とによって構成される。

後者ポート記憶回路２４ａは、２人力ＮＡＮＤゲート２
４１．インバータ２４２および、交差接続されてフリッ
プ７０ツブを構成する２人力ＮＡＮＤゲート２４３およ
び２４４によって構成される。ＮＡＮＤゲート２４１は
、Ａポートアドレス変化検出回路２２の検出出力と、Ｂ
ボートアドレス変化検出回路２３の検出出力の反転信号
とを受ける。

Ａボートアドレスが変化し、Ｂポートアドレスに変化が
ない場合、すなわち、Ａポートアドレスが先に変化した
場合には、ＥＸ−ＯＲゲート２２３の出力およびインバ
ータ２４２の出力がともにハイレベルとなる。このため
、ＮＡＮＤゲート２４１からローレベルの信号が出力さ
れる。したがって、この場合には、ＮＡＮＤゲート２４
３の出力は、ＮＡＮＤゲート２４１からのローレベルの
信号によってハイレベルに確定される。そして、ＮＡＮ
Ｄゲート２４４の出力は、確定されたＮＡＮＤゲート２
４３の出力（ハイレベル）および、インバータ２４２の
出力（ハイレベル）によってローレベルに確定される。

そして、ＮＡＮＤゲート２４４の出力（ローレベル）は
、ＮＡＮＤゲート２４３の入力にフィードバックされる
ことによって、ＮＡＮＤゲート２４３および２４４の出
力が各々ハイレベルおよびローレベルに固定される。

つまり、ＮＡＮＤゲート２４１の出力信号が、ＮＡＮＤ
ゲート２４４の出力端において保持される。

その後、ＡポートアドレスおよびＢポートアドレスのい
ずれにも変化がないと、ＮＡＮＤゲート２４１は、ＥＸ
−ＯＲゲート２２３およびインバータ２４２からそれぞ
れローレベルおよびハイレベルの信号を受けて、ハイレ
ベルの信号を出力する。つまり、ＮＡＮＤゲート２４１
の出力論理レベルだけが変化する。この結果、ＮＡＮＤ
ゲート２４３の出力論理レベルは、ＮＡＮＤゲート２４
４の出力論理レベルによって決定される状態となる。一
方、ＮＡＮＤゲート２４４の一方の入力端には、引き続
きインバータ２４２からハイレベルの信号が与えられる
ため、ＮＡＮＤゲート２４４の出力論理レベルも、ＮＡ
ＮＤゲート２４４の他方の入力端に与えられる論理レベ
ル、すなわち、ＮＡＮＤゲート２４３の出力論理レベル
によって決定される。ＮＡＮＤゲート２４１の出力がハ
イレベルに切換わる前の、ＮＡＮＤゲート２４４の出力
論理レベルはローレベルである。このため、Ａポートア
ドレスが変化した後ＡポートアドレスおよびＢボートア
ドレスのいずれにも変化がないと、ＮＡＮＤゲート２４
３の出力論理レベルはハイレベルのままとなり、ＮＡＮ
Ｄゲート２４４の出力端の論理レベルはローレベルに保
持される。

その後、Ａボートアドレスに変化がなく、Ｂボートアド
レスだけが変化した場合、すなわち、Ｂボートアドレス
が先に変化した場合には、ＥＸ−ＯＲゲート２２３の出
力およびインバータ２４２の出力がともにローレベルと
なる。つまり、インバータ２４２の出力論理レベルだけ
が変化する。

この結果、ＮＡＮＤゲート２４３の出力論理レベルは引
き続きＮＡＮＤゲート２４４の出力論理レベルによって
決定される状態にある一方、インバータ２４２からのロ
ーレベルの信号を受けたＮＡＮＤゲート２４４の出力論
理レベルは、ハイレベルに確定される。これによって、
ＮＡＮＤゲート２４３は、この確定されたＮＡＮＤゲー
ト２４４の出力論理レベル（ハイレベル）と、ＮＡＮＤ
ゲート２４１の出力論理レベル（ハイレベル）とを受け
て、ローレベルの信号をＮＡＮＤゲート２４４に人力す
る。これによって、ＮＡＮＤゲート２４４の出力論理レ
ベルがハイレベルに確定される。

その後、ＡボートアドレスおよびＢポートアドレスのい
ずれにも変化がなければ、今度はＥＸ−ＯＲゲート２３
３の出力がローレベルに切換わることによってインバー
タ２４２の出力論理レベルが、ＮＡＮＤゲート２４４の
出力論理レベルを確定できないレベル、すなわち、ハイ
レベルに切換わる。しかし、この場合には、既にＮＡＮ
Ｄゲート２４４の出力端に保持されているハイレベルの
信号を受けるＮＡＮＤゲート２４３の出力論理レベル（
ローレベル）が、ＮＡＮＤゲート２４４に与えられる。

この結果、ＮＡＮＤゲート２４４の出力論理レベルはそ
れまでと同じハイレベルに保持される。

なお、ＡポートアドレスまたはＢポートアドレスのいず
れもまだ変化していない期間には、ＮＡＮＤゲート２４
４の出力論理レベルは確定されておらず、かつ、ＮＡＮ
Ｄゲート２４１およびインバータ２４２の出力論理レベ
ルは、それぞれ、ＮＡＮＤゲート２４３および２４４の
出力論理レベルを確定できないハイレベルとなる。この
ため、このような期間には、ＮＡＮＤゲート２４３およ
び２４４のいずれの出力論理レベルも確定されないため
、ＮＡＮＤゲート２４４の出力端に保持されるデータも
確定されない。

以上のことかられかるように、ＮＡＮＤゲート２４４の
出力端に保持されるデータは、Ａポートアドレスまたは
Ｂポートアドレスのいずれかが最初に変化したときにハ
イレベルまたはローレベルのいずれかに一旦確定された
後、ＡポートアドレスおよびＢポートアドレスのいずれ
かが変化するごとに切換わる。ＮＡＮＤゲート２４４の
出力端の論理レベルは、後着ボート記憶回路２４Ｂの記
憶データとして後着情報ラッチ回路２４ｂに与えられる
。

さて、ＡボートアドレスおよびＢポートアドレスが全く
同時に変化した場合には、ＮＡＮＤゲート２４１および
インバータ２４２の出力論理レベルはともにハイレベル
からローレベルに切換わる。

これによって、ＮＡＮＤゲート２４３および２４４の出
力論理レベルはともにハイレベルとなり、ＮＡＮＤゲー
ト２４４の出力端における保持データは必ずハイレベル
となる。前述したように、ＮＡＮＤゲート２４４の出力
論理レベルは、Ａポートアドレスだけが変化した場合に
ローレベルとなり、Ｂポートアドレスだけが変化した場
合にはハイレベルとなる。したがって、Ａボートアドレ
スおよびＢボートアドレスが全く同時に変化した場合に
は、後者ボート記憶回路２４ａの記憶データは、Ｂボー
トブロック２００からの新たななアドレス指定がＡボー
トブロック１００からの新たなアドレス指定よりも先に
行なわれたことを示すものとなる。つまり、後者ポート
記憶回路２４ａの記憶データは、ＡポートブロックＩＣ
ＯからのアクセスがＢポートブロック２００からのアク
セスよりも先であった場合にローレベルとなり、Ｂボー
トブロック２００からのアクセスがＡポートブロック１
００からのアクセスと同時、またはそれよりも先であっ
た場合にはハイレベルとなる。したがって、後着ポート
記憶回路２４ａの出力は第４図（ｆ）に示されるように
、Ａボートアドレスが変化してＡポートアドレス変化検
出回路２２の検出出力が立上がるごとにローレベルとな
り、Ｂポートアドレスが変化してＢポートアドレス変化
検出回路２３の検出出力が立上がるごとに７Ｘイレベル
となる。

後者ポート情報ラッチ回路２４ｂは、２人力ＮＯＲゲー
ト２４５および２４７と、アドレス一致検出回路２１の
検出出力を反転するインバータ２４６と、フリップフロ
ップを構成する２人力ＮＯＲゲート２４８および２４９
とを含む。ＮＯＲゲート２４７は、ＮＯＲゲート２４５
の出力と、インバータ２４６によって反転されたアドレ
ス一致検出回路２１の検出出力とを受ける。

アドレス一致検出回路２１の出力論理レベルがハイレベ
ルのとき、すなわち、ＡポートアドレスとＢポートアド
レスとが同時刻において異なるときには、ＮＯＲゲート
２４７はインバータ２４６からのローレベルの信号を受
けるため、ＮＯＲゲ−４２４７の出力論理レベルは、Ｎ
ＯＲゲート２４５の出力論理レベルによって決まる。Ｎ
ＯＲゲート２４５は、インバータ２４６によって反転さ
れたアドレス一致検出回路２１の検出出力と、後着ボー
ト記憶回路２４ａの記憶データとを受ける。

さて、Ｂボートアドレスが変化しく共有メモリセルアレ
イ１１に対してＢポートブロック２００から先にアクセ
スが行なわれ）、この変化後のアドレス一致検出回路２
１の出力がハイレベルであると、後着ポート記憶回路２
４ａからのノ＼イレベルの信号によってＮＯＲゲート２
４５の出力信号は、アドレス一致検出回路２１の検出出
力にかかわらずローレベルとなる。さて、ＮＯＲゲート
２４８は、ＮＯＲゲート２４９の出力を入力とじて受け
る。したがって、ＮＯＲゲート２４５の出力がローレベ
ルとなることによって、ＮＯＲゲート２４８は、その出
力論理レヘルかＮＯＲゲート２４９の出力論理レベルに
よって決定される状態となる。一方、ローレベルに確定
された、ＮＯＲゲト２４５の出力およびインバータ２４
６からのローレベルの信号によって、ＮＯＲゲート２４
７の出力論理レベルはハイレベルに確定される。これに
よって、ＮＯＲゲート２４７の出力を受けるＮＯＲゲー
ト２４９の出力、すなわち、ＮＯＲゲート２４８の一方
の人力論理レベルは、ハイレベルに確定される。この結
果、ＮＯＲゲート２４８の出力論理レベルはハイレベル
となる。

逆に、Ａポートアドレスが先に変化し、この変化後のア
ドレス一致検出回路２１の出力がハイレベルであると、
後着ポートラッチ回路２４ａの出力論理レベルがハイレ
ベルからローレベルに変化する。これによって、ＮＯＲ
ゲート２４５の２つの入力端の論理レベルがともにロー
レベルとなり、ＮＯＲゲート２４５の出力論理レベルは
ハイレベルとなる。次に、このＮＯＲゲート２４５のハ
イレベルの出力によって、ＮＯＲゲート２４８の出力論
理レベルがハイレベルに確定される。一方、ＮＯＲゲー
ト２４７は、ＮＯＲゲート２４５からのハイレベルの信
号を受けてローレベルの信号を出力するため、ＮＯＲゲ
ート２４９の出力論理レベルはＮＯＲゲート２４８の出
力論理レベルによって決定される状態となる。したがっ
て、この場合には、ＮＯＲゲート２４９の出力論理レベ
ルは、ＮＯＲゲート２４８から出力されるローレベルの
信号によってハイレベルに確定される。これら２つのＮ
ＯＲゲート２４８および２４９の出力はそれぞれ、他方
のＮＯＲゲートの人力にフィードバックされるため、Ｎ
ＯＲゲート２４５および２４７のいずれかの出力に変化
がない限り、ＮＯＲゲート２４８および２４９の出力論
理レベルも変化しない。

このように、Ｂポートドレスが先に変化した場合および
、ＡポートアドレスおよびＢポートアドレスが同時に変
化した場合にアドレス一致検出回路２１の出力かハイレ
ベルてあれば、ＮＯＲゲート２４８および２４９の出力
端に各々ハイレベルおよびローレベルの信号がラッチさ
れる。そして、Ａポートアドレスが先に変化した場合に
アドレス一致検出回路２１の出力がハイレベルであれば
、ＮＯＲゲート２４８および２４９にそれぞれローレベ
ルおよびハイレベルの信号がラッチされる。

つまり、ＡポートアドレスまたはＢポートアドレスか変
化し、その変化後のＢポートアドレスおよびＢポートア
ドレスか異なる場合には後着ポート情報記憶回路２４ｂ
の記憶情報（ＮＯＲゲート２４８および２４９の出力端
の論理レベル）は、後着ポート記憶回路２４ａの出力の
変化に追従して変化し、ＡポートアドレスおよびＢポー
トアドレスのいずれが先に変化したかを示すものとなる
。

しかし、アドレス一致検出回路２１の出力がローレベル
であれば、すなわち、ＡポートアドレスおよびＢボート
アドレスが一致すれば、後着ポート情報ラッチ回路２４
ｂにおいて、ＮＯＲゲート２４５および２４７はともに
、インバータ２４６からハイレベルの信号か人力される
。これによって、ＮＯＲゲート２４５および２４７の出
力論理レベルは、それぞれ、後着ポート記憶回路２４ａ
の出力およびＮＯＲゲート２４５の出力にかかわらずロ
ーレベルに固定される。これは、ＮＯＲゲート２４８の
出力論理レベルは、ＮＯＲゲート２４９の出力論理レベ
ルによって決定され、ＮＯＲゲート２４８の出力論理レ
ベルはＮＯＲゲート２４９の出力論理レベルによって決
定されることを意味する。したがって、この場合には、
ＮＯＲゲ−１２４８および２４９の出力端の論理レベル
が既に確定されていれば、アドレス一致検出回路２１の
検出出力が“一致”を示すローレベルとなることに応答
して、後着ポート情報ラッチ回路２４ｂにストローブが
かけられ、後着ポート記憶回路２４Ｈの出力に応答した
、後着ポート情報ラッチ回路２４ｂの記憶情報更新動作
が停止される。

たとえば、第４図（ｇ）を参照して、後着ボート情報ラ
ッチ回路２４ｂにおいてＮＡＮＤゲート２４５は、アド
レス一致検出回路２１の検出出力か″不一致”を示すハ
イレベルである期間には、後着ポート記憶回路２４Ｂの
出力に応答して、後着ポート記憶回路２４ａの出力を反
転して出力し、アドレス一致検出回路２１の検出出力が
“一致゛を示すローレベルである期間には、後着ポート
記憶回路２４ａの出力にかかわらず、それまでと同じ論
理レベルの信号を出力する。

一方、ＮＡＮＤゲート２４７は、第４図（ｈ）に示され
るように、アドレス一致検出回路２１の検出出力が“不
一致゛を示すハイレベルである期間には、後着ポート記
憶回路２４ａの出力に応答して、後着ポート記憶回路２
４ａの出力を反転せずに出力し、アドレス一致検出回路
２１の検出出力が“一致”を示すローレベルである期間
には、後着ポート記憶回路２４ａの出力にかかわらず、
それまでと同じ論理レベルの信号を出力する。

これらＮＡＮＤゲート２４５の出力および２４７の出力
にそれぞれ応答して、ＮＡＮＤゲート２４８および２４
９の出力は各々、第４図（ｉ）および（ｊ）で示される
ように変化する。つまり、アドレス一致検出回路２１の
出力が“不一致“を示す期間にはＮＡＮＤゲート２４８
の出力は、Ａポートアドレスの変化に応答してＮＯＲゲ
ート２４５の出力が立上がるごとに立下がり、Ｂポート
アドレスの変化に応答したＮＯＲゲート２４５の立下が
りに応答してＮＯＲゲート２４９の出力が立下がる毎に
立上がる。逆に、ＮＯＲゲート２４９の出力は、Ｂボー
トアドレスの変化に応答してＮＯＲゲート２４５の出力
が立下がるごとに立下がり、Ａポートアドレスの変化に
応答したＮＯＲゲート２４５の出力の立上がりに応答し
てＮＯＲゲート２４８の出力が立下がる毎に立上がる。

そして、アドレス一致検出回路２１の検出出力が一致０
を示す期間においてＮＯＲゲート２４８および２４９の
出力は変化しない。

後着ポート情報ラッチ回路２４ｂの記憶情報であるＮＯ
Ｒゲート２４８および２４９の出力は各々、ＮＯＲゲー
ト２５０および２５１に与えられる。ＮＯＲゲート２５
０および２５１には、アドレス一致検出回路２１の検出
出力も人力される。

したがって、アドレス一致検出回路２１の検出出力がロ
ーレベルであり、かつ、ＮＯＲゲート２４８の出力がハ
イレベルであるとき、すなわち、Ｂポートアドレスが変
化することによって、またはＡボートアドレスおよびＢ
ポートアドレスが同時に変化することによってＡポート
アドレスおよびＢボートアドレスが一致したときには、
ＮＯＲゲ−）２５０はローレベルを出力する。そして、
アドレス一致検出回路２１の検出出力がローレベルであ
り、かつ、ＮＯＲゲート２４８の出力がローレベルであ
るとき、すなわち、Ａボートアドレスが変化することに
よってＡボートアドレスおよびＢポートアドレスが一致
したときには、ＮＯＲゲート２５０はハイレベルを出力
する。

一方、ＮＯＲゲート２５１には、ＮＯＲゲート２４９か
らＮＯＲゲート２４８の出力論理レベルとは逆の論理レ
ベルの信号が与えられる。したがって、ＮＯＲゲート２
５１は、ＮＯＲゲート２５０とは逆の動作をする。すな
わち、ＮＯＲゲート２５０の出力は、Ｂポートアドレス
が変化してＡポートアドレスおよびＢポートアドレスが
一致したときにハイレベルとなり、Ａポートアドレスが
変化してＡボートアドレスおよびＢボートアドレスが一
致したときにはローレベルとなる。

そして、アドレス一致検出回路２１の検出出力がハイレ
ベルのとき、すなわち、ＡポートアドレスおよびＢボー
トアドレスが異なるときには、ＮＯＲゲート２５０およ
び２５１の出力は後着ポート情報ラッチ回路２４ｂの記
憶情報にかかわらずともにローレベルとなる。

ＮＯＲゲート２５０および２５１の出力は各々、インバ
ータ２５２および２５３によって反転された後、指示信
号Ｎｏｔ　　Ｒｅａｄｙ　　ＡおよびＮｏｔ　　　ｅａ
ｄｙ　　Ｂとして第５図におけるＭＰＵ＾６２およびＭ
ＰＵ６６６に出力される。それゆえに、最終的に得られ
る指示信号Ｎｏｔ　　Ｒｅａｄｙ−τは、第４図（ｋ）
に示されるようにＢポートアドレスが変化することによ
って生じたアドレス一致期間およびアドレス不一致切間
には、ハイレベルとなり、Ａポートアドレスが変化する
ことによって生じたアドレス一致期間にのみローレベル
となる。逆に、指示信号Ｎｏｔ　　Ｒｅａｄｙ　Ｂは、
第４図（麩）に示されるように、Ｂホトアドレスが変化
することによって、および、ＡポートアドレスおよびＢ
ポートアドレスが同時に変化することによって生じたア
ドレス一致期間にはローレベルとなり、Ａポートアドレ
スが変化することによって生じたアドレス一致期間にの
みハイレベルとなる。

上記のことかられかるように、Ａボートアドレスおよび
Ｂポートアドレスが異なる・ときには指示信号Ｎｏｔ　
　Ｒｅａ　　ｙ　　　およびＮｏｔ　　　ｅｉ１］＝−
１−は各々、ＭＰＵＡ６２およびＭＰＵａ６６にアクセ
ス動作を行なわせるハイレベルとなる。ここで、Ａポー
トアドレスが変化してＢポートアドレスに一致すること
は、第１図においてＢポートアドレスが共有メモリセル
アレイ１１内のメモリセルにデータの書込みまたは読出
しを行なっている途中に、Ａポートブロック１００から
も同一のメモリセルにアクセスがあったことを意味する
。逆に、Ｂポートアドレスが変化してＡボートアドレス
に一致することは、共有メモリセル１１内のメモリセル
に対してＡポートブロックがデータの書込みまたは読出
しを行なっている途中に、Ｂボートブロックからも同一
のメモリセルにアクセスがあったことを意味する。また
、ＡポートアドレスおよびＢボートアドレスが同時に変
化してそれらが一致することは、Ａポートブロック１０
０およびＢボートブロック２００から、共有メモリセル
１１内の同一のメモリセルに対して全く同時にアクセス
があったことを意味する。

したがって、本実施例では、同一のメモリセルに対して
、Ａボートブロック１００およびＢポートブロック２０
０のいずれから先にアクセスがあったかに応じて、２つ
の指示信号Ｎｏｔ　　Ｒｅａｄｙ　　ＡおよびＮｏｔ　
　Ｒｅａｄｙ　　Ｂのうちの一方のみがハイレベルとな
る。具体的には、任意のメモリセルに対して、先にアク
セスを行なったポートブロックに接続されるＭＰＵに対
して“アクセス承認°を指示するハイレベルの指示信号
が与えられ、後からアクセスを行なったポートブロック
に接続されるＭＰＵに対しては“アクセス保留”を指示
するローレベルの信号が与えられる。

つまり、先着のアドレス信号を出力したポートブロック
からのアクセスが優先される。また、本実施例では、Ａ
ボートブロック１００およびＢボートブロック２００か
ら、同一のメモリセルに対して全く同時にアクセスがあ
った場合には、無条件にＡポートブロックからのアクセ
スが優先される。

第１図ないし第５図を参照して、第１図の共有メモリセ
ルアレイ１１内の任意のメモリセルに関して、第５図に
おけるＭＰＵＡ６２から第１図におけるＡポートブロッ
ク１００を介して先にアクセスがあった後、ＭＰＵａ　
６６からＢボートブロック２００を介してアクセスがあ
り、ＡボートアドレスとＢポートアドレスとが時間的に
重なった場合（アドレス競合状＠）、すなわち、第４図
における時刻Ｔ１には、必ず、指示信号Ｎｏｔ　　Ｒｅ
ａｄｙ　　Ｂがローレベルとなって、ＭＰｏ、６６から
のアクセスが保留されてＭＰＵＡ６２からのアクセスが
優先的に受付けられる。その後、ＭＰＵＡ６２からのア
クセスが終了して、Ａポートアドレスが変化すると、Ａ
ボートアドレスとＢポートアドレスとは再び一致しなく
なり、指示信号Ｎｏｔｅａｙ　　　は再びハイレベルに
戻る。

逆に、ＭＰＵＢ　６６から先にアクセスがあった後に、
ＭＰＵＡ６２からアクセスがあり、アドレス競合状態と
なった場合、すなわち、第４図における時刻Ｔ２には、
指示信号Ｎｏｔ　　ＲｅａｄｙＡがローレベルとなって
ＭＰＵＡ６２からのアクセスが保留され、ＭＰＵａ　６
６からのアクセスが優先的に受付けられる。その後、Ｍ
ＰＵＢ　６６からのアクセスが終了して、Ｂポートアド
レスが変化すると、ＢボートアドレスとＡポートアドレ
スとは再び一致しなくなるため、指示信号ＮｏｔＲｅａ
ｄｙ　　Ａは再びハイレベルに戻る。また、同一のメモ
リセルに対して、ＭＰＵＡ　６２およびＭＰＵ［１６６
から同時にアクセスがあった場合、すなわち、第４図に
おける時刻Ｔ３には、指示信号Ｎｏｔ　　Ｒｅａｄｙ　
　ＢがローレベルとなってＭＰＵＡ６２からのアクセス
が先に受付けられる。

したがって、第１図の２ポートＲＡ　Ｍにおいて、Ａポ
ートブロック１００およびＢポートブロック２００が選
択するアドレスが時間的に重なった場合には、自動的に
、先にアクセスを行なった方のポートブロック（ただし
、Ａボートブロック１００およびＢポートブロック２０
０から同時にアクセスがあった場合には、予め決められ
たいずれか一方のポートブロック）からのみデータの書
込み／読出しが行なわれた後、他方のポートブロックか
らのデータ書込み／読出しが行なわれる。この結果、同
一のメモリセルに対して異なるアクセスポートから同時
にアクセスが行なわれることによって生じる、前述のよ
うな問題は発生しない。

上記実施例では、アクセスポートＡおよびＢの両方から
のアドレス選択を全く同時に行なわれた場合には、アク
セスポートＡからの処理を優先させる（指示信号Ｎｏｔ
　　Ｒｅａｄｙ　　Ｂをローレベルとする）ようにアド
レス競合：Ａ整向路を構成しているが、アクセスポート
Ｂからの処理を優先させること１容易である。すなわち
、この場合には、第３図において後着ポート記憶回路２
４ａに、Ａポートアドレス変化検出回路２２の出力とＢ
ポートアドレス検出回路２３の出力とを逆にして人力す
ればよい。

また、本実施例では、本発明を２ポ一トＲＡＭに適用し
た場合について適用したが本発明を２ポ一ト以上のアク
セスポートを有するマルチポートメモリに適用すること
ももちろん可能である。

［発明の効果］ 以上のように、本発明によれば、アドレス一致検出手段
とアドレス変化検出手段を用いた比較的簡単な構成の回
路により、確実に、各アクセスポートから同一のアドレ
スが指定されるアドレス競合選択時において、先にアド
レス指定を行なったアクセスポートからのアクセスを優
先処理するとともに、複数のアクセスポートから同一の
アドレスが同時に選択された場合にいずれか一方のアク
セスポートからのアクセスを先に処理することができる
。このため、異なるアクセスポートからのアドレス信号
によって同一のアドレスが選択された場合にも各アクセ
スポートからの読出動作／書込動作は正しく行なわ麺る
。したがって、マルチポートメモリ内の共有メモリセル
アレイを複数のＭＰＵ等の制御ユニットが独立に使用す
ることが可能となる。結果として、マルチポートメモリ
は効率良く複数のＭＰＵ等の制御ユニットによって使用
され、マルチポートメモリを用いるマルチプロセサシス
テムの稼動率が向上される。

また、比較的簡単な構成の回路によってマルチポートメ
モリへのアクセスを制ｍ”ｒきるため、この制御ための
回路部をマルチポートメモリと同一チップ上に設けるこ
とも可能となる。

また、各アクセスポートに人力されるアドレス信号の変
化の検出が、各アクセスポートに対する同等の重みづけ
にて、各アクセスポートからのアドレス指定のタイミン
グ差のみによって判定されるため、外部回路（たとえば
ＭＰＵ）側からのアクセス動作に予め時間差（プライオ
リティセットアツプタイム）を設ける煩わしさも解消さ
れる。

【図面の簡単な説明】

第１図は本発明の一実施例である、本発明に係るマルチ
ポートメモリ制御装置を備えた２ポ一トＲＡＭの概略ブ
ロック図、第２図は第１図におけるアドレス競合調整回
路の構成を示す概略ブロック図、第３図は第２図で示さ
れるアドレス競合調整回路の具体的構成例を示す回路図
、第４図は第３図に示される回路の動作を説明するため
のタイミングチャート図、第５図はマルチポート方式に
よるマルチプロセッサシステムの構成図、第６図は従来
の２ボ一トＲＡＭの概略ブロック図である。 図において、１１は共有メモリセルアレイ、２０はアド
レス競合調整回路、２１はＡ、Ｂボートアドレス一致検
出回路、２２はＡボートアドレス変化検出回路、２３は
Ｂポートアドレス変化検出回路、２４は優先ポート判定
回路、１００はＡボートブロック、２００はＢボートブ
ロックである。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 少なくとも第１および第２のアクセスポートと、前記第
   １および第２のアクセスポートのいずれからもアクセス
   される共有メモリセルアレイとを含むマルチポートメモ
   リへのアクセスを制御するマルチポートメモリ制御装置
   であつて、 前記第１のアクセスポートに入力される第１のアドレス
   信号と、前記第２のアクセスポートに入力される第２の
   アドレス信号との一致を検出するアドレス一致検出手段
   と、 前記第１のアドレス信号の変化を検出する第１のアドレ
   ス変化検出手段と、 前記第２のアドレス信号の変化を検出する第２のアドレ
   ス変化検出手段と、 前記アドレス一致検出手段からの“一致”を示す検出出
   力に応答して、前記第１のアドレス変化検出手段の検出
   出力と、前記第２のアドレス変化検出手段の検出出力と
   に基づいて、前記第１および第２のアドレス信号のうち
   変化があったアドレス信号のいずれか一方を受けるアク
   セスポートからの前記共有メモリセルへのアクセスを中
   断させるための信号を導出する手段とを備えた、マルチ
   ポートメモリ制御装置。