JPH0414467A - Ceramic substrate for thin film semiconductor devices - Google Patents
Ceramic substrate for thin film semiconductor devicesInfo
- Publication number
- JPH0414467A JPH0414467A JP11835490A JP11835490A JPH0414467A JP H0414467 A JPH0414467 A JP H0414467A JP 11835490 A JP11835490 A JP 11835490A JP 11835490 A JP11835490 A JP 11835490A JP H0414467 A JPH0414467 A JP H0414467A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- ceramic substrate
- substrate
- film semiconductor
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置、薄膜トランジスタ及び薄膜トラ
ンジスタ回路を内蔵する記録ヘッドなどの薄膜半導体装
置用セラミック基板に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a ceramic substrate for a thin film semiconductor device such as a semiconductor device, a thin film transistor, and a recording head incorporating a thin film transistor circuit.
現在、携帯用ワードプロセッサー、ラップトツブコンピ
ューター等の普及に伴って、小型、軽量で高解像度のプ
リンターに対しての必要が高まっている。Currently, with the spread of portable word processors, laptop computers, etc., there is an increasing need for compact, lightweight, high-resolution printers.
このような要求に対して通常のドツトマトリックスプリ
ンターより、その大きさや印字音などの点でサーマルプ
リンターの方が適しているといわれている。さらに、サ
ーマルプリンターは階調表示の点においてもドツトマト
リックスプリンターより有利だといわれている。Thermal printers are said to be more suitable for meeting these demands than regular dot matrix printers in terms of their size and printing sound. Furthermore, thermal printers are said to be more advantageous than dot matrix printers in terms of gradation display.
通常、サーマルヘッドは印字を行う発熱部とそれを駆動
するドライバーICから成る。発熱部はTa:5i02
等の抵抗体で構成され、電流を流すことによって発熱し
印字を行う。また、ドライバーICは32ドツトや64
ドツトのシフトレジスタとパワートランジスタから成る
CMO8あるいはBi−CMO8のチップである。そし
てそれらはワイヤーボンディングによって接続されてい
る。Typically, a thermal head consists of a heat generating section that performs printing and a driver IC that drives the heat generating section. The heating part is Ta:5i02
It is composed of resistors such as, and prints by generating heat when current is passed through it. Also, the driver IC is 32 dots or 64 dots.
It is a CMO8 or Bi-CMO8 chip consisting of a dot shift register and a power transistor. And they are connected by wire bonding.
このようなハイブリッド構成では高解像度化やドツト数
の増加に対してワイヤーボンディング等の実装上の制限
が与えられ、サーマルヘッドの小型化と低価格化を困難
にしている。In such a hybrid configuration, mounting restrictions such as wire bonding are imposed on higher resolution and an increase in the number of dots, making it difficult to downsize and lower the price of the thermal head.
そこで、前記CMO5あるいはB i −CMO8など
の集積回路チップの代りに薄膜トランジスタ回路を記録
素子(サーマルヘッド)と同一基板上に形成することに
より、かつ発熱部を薄膜トランジスタのゲート電極と同
種材料にすることで、ボンディング工程の省略、及びT
a:SiO2等の発熱体堆積工程の省略ができ、薄膜ト
ランジスタのプロセス工程に変更を入れることなく、一
体化することができる。これによってサーマルヘッドの
/I\型化と高解像度化が容易になると共に、低価格に
製造できる。Therefore, it is possible to form a thin film transistor circuit on the same substrate as the recording element (thermal head) instead of the integrated circuit chip such as CMO5 or B i -CMO8, and to make the heat generating part of the same material as the gate electrode of the thin film transistor. Therefore, the bonding process is omitted and T
a: The step of depositing a heating element such as SiO2 can be omitted, and it is possible to integrate the thin film transistor without changing the process steps. This makes it easy to make the thermal head /I\ type and increase the resolution, and it can be manufactured at low cost.
ところで、薄膜トランジスタ回路は大面積デバイスに有
効であり、一般に石英のような絶縁基板上に作り込まれ
る。石英のメリットはフラットネス、大面積、高温プロ
セス可能等であるが、反面デメリットとして、コスト高
、蓄熱効果がある。特に蓄熱効果は、サーマルヘッド型
デバイスでは致命的欠点である。By the way, thin film transistor circuits are effective for large area devices and are generally fabricated on insulating substrates such as quartz. The advantages of quartz include flatness, large area, and high-temperature processability, but disadvantages include high cost and heat storage effect. In particular, the heat storage effect is a fatal drawback in thermal head type devices.
タトエハ、特開昭62−204964号テは、#4!A
9基板上の多結晶シリコン薄膜を利用して発熱抵抗体及
び駆動回路を同一基板上に形成し、駆動回路部を活性層
の薄いTPTにより構成することによりサーマルヘッド
の小型化を図っているが、前記絶縁基板では蓄熱作用に
より高速即動させた時、印刷が黒色化してしまう。特開
昭62−242552号では厚さ10〜800μIの石
英基板上に多結晶シリコンよりなる薄膜層を設は発熱抵
抗体及び駆動回路を同一基板に形成しているが、大面積
化(長尺化)した場合での石英基板10〜800μmで
のハンドリングは困難であり、薄膜トランジスタプロセ
スは実行不可である。特開昭62−248663号では
シリコン基板上の少なくとも一部に少なくとも一層の熱
抵抗層とその上に多結晶シリコンよりなる薄膜層を設け
、この薄膜層を利用して発熱抵抗体及び駐動回路を形成
しているが、前記シリコン基板では熱伝導率がよすぎる
ため、印字に充分な熱を蓄熱できない。Tatoeha, JP-A No. 62-204964 is #4! A
The heating resistor and drive circuit are formed on the same substrate using a polycrystalline silicon thin film on a 9-substrate, and the drive circuit is made of TPT with a thin active layer, thereby reducing the size of the thermal head. However, when the insulating substrate is moved quickly at high speed due to the heat storage effect, the printing becomes black. In JP-A No. 62-242552, a thin film layer made of polycrystalline silicon is formed on a quartz substrate with a thickness of 10 to 800 μI, and a heating resistor and a driving circuit are formed on the same substrate. In this case, it is difficult to handle a quartz substrate with a thickness of 10 to 800 μm, and a thin film transistor process is not possible. In Japanese Patent Application Laid-open No. 62-248663, at least one thermal resistance layer is provided on at least a portion of a silicon substrate, and a thin film layer made of polycrystalline silicon is provided thereon, and this thin film layer is used to form a heating resistor and a parking circuit. However, because the silicon substrate has too good thermal conductivity, it cannot store enough heat for printing.
そこで、蓄熱の少ないセラミック基板が考えられるが、
現存のラッピング技術では石英程フラットにはならず(
例えば1石英では表面の凹凸が±30人であるのに、セ
ラミックの代表であるα−AQ、O,では±900人で
ある。)、安定した薄膜トランジスタ回路が形成できな
い。Therefore, a ceramic substrate with less heat storage may be considered.
Existing wrapping techniques do not provide as flat a surface as quartz (
For example, the surface unevenness of 1-quartz is ±30 mm, while that of α-AQ, O, which is a typical ceramic, is ±900 mm. ), stable thin film transistor circuits cannot be formed.
すなわち、セラミック基板の平坦性が300m で1−
100ttvn、表面性が±0.5〜±10.umであ
り、またラッピング仕上げ済のグレーズドセラミック基
板やα−AQ20.再結晶基板等の平坦性は300圃0
で10μ■1程、又、表面性は±1000人程であ9.
薄膜トランジスタ製作には不向きである。In other words, the flatness of the ceramic substrate is 1- at 300 m.
100ttvn, surface property is ±0.5 to ±10. um, and a glazed ceramic substrate with a wrapping finish and α-AQ20. Flatness of recrystallized substrate etc. is 300 fields 0
It is about 10μ■1, and the superficiality is about ±1000 people, and it is 9.
It is not suitable for manufacturing thin film transistors.
本発明の目的は、前記問題を解決するものであり、すな
わち、セラミック基板、とくにα−AQ20.再結晶基
板やグレーズドセラミック基板等の平坦性を、安定した
薄膜トランジスタ回路を形成できる程に向上させ、たと
えば良好な薄膜トランジスタ回路一体型記録ヘッドを形
成させることができる薄膜半導体装置用セラミック基板
を提供するにある。The object of the present invention is to solve the above problem, namely to provide a ceramic substrate, in particular α-AQ20. To provide a ceramic substrate for a thin film semiconductor device, in which the flatness of a recrystallized substrate, a glazed ceramic substrate, etc. is improved to the extent that a stable thin film transistor circuit can be formed, and, for example, a good thin film transistor circuit integrated recording head can be formed. be.
本発明は、平坦性が3001m10で100 p m以
下。The flatness of the present invention is 3001 m10 and 100 pm or less.
好ましくは5μm以下、とくに好ましくは3μm以下、
表面性が±10μm以下、好ましくは50r+m以下、
とくに好ましくは10nm以下であることを特徴とする
薄膜半導体装置用セラミック基板に関する。Preferably 5 μm or less, particularly preferably 3 μm or less,
Surface properties are ±10μm or less, preferably 50r+m or less,
In particular, the present invention relates to a ceramic substrate for a thin film semiconductor device, which preferably has a thickness of 10 nm or less.
前記平坦性とは300圃1w110の平面が100μm
以内に納まっていることを意味する。これが規定以上の
場合、半導体装置製造において、レジストの塗布むら、
露光のときのパターン精度及び製造装置から要求される
スペックをこえた時、不具合を生じる。一般に10μm
以下であれば、全く問題は生じない。The flatness mentioned above means that the flat surface of 300 fields 1w110 is 100μm.
It means that it is within the range. If this exceeds the specified value, uneven resist coating may occur during semiconductor device manufacturing.
Problems occur when the pattern accuracy during exposure and the specifications required by the manufacturing equipment are exceeded. Generally 10μm
If it is below, no problem will occur at all.
また、前記表面性とは平面の一部をスキャンした時の山
・谷の深さであり、薄膜デバイスにおいては、最小膜厚
の1710程度に納まっていないと不具合を生じる(し
たがって、表面性はJISIt 0601−1982に
準じたものである。)。In addition, the surface quality is the depth of peaks and valleys when scanning a part of a plane, and in thin film devices, problems will occur if the thickness is not within the minimum thickness of about 1710 mm (therefore, the surface quality is (This is in accordance with JIS It 0601-1982.)
本発明におけるセラミック基板としては、後述のゾルコ
ーティングされたセラミック基板のほか、ラッピング技
術で表面処理されたグレーズドセラミック基板やα−A
β20.再結晶基板などを挙げることができる。Ceramic substrates used in the present invention include sol-coated ceramic substrates, which will be described later, as well as glazed ceramic substrates that have been surface-treated using a lapping technique, and α-A
β20. Examples include recrystallized substrates.
第1図は、本発明の薄膜半導体装置用セラミック基板の
一具体例の断面図であって、α−AQ203再結晶基板
1の全面に平坦化N2が形成されている。第2図は、第
1図のA部分の拡大図である。FIG. 1 is a sectional view of a specific example of a ceramic substrate for a thin film semiconductor device according to the present invention, in which a flattened layer N2 is formed on the entire surface of an α-AQ203 recrystallized substrate 1. FIG. 2 is an enlarged view of portion A in FIG. 1.
前記平坦化層2の形成について説明する。The formation of the planarization layer 2 will be explained.
平坦化層2の母材として、たとえば石英とする場合、ケ
イ酸エチルエステルを使用し、pH調整しながら純水を
加え加水分解させる。これにより粒径3000Å以下の
シリカ含有の高純度ゾルを得る。このゾルの純度は使用
する原材料、たとえばケイ酸エチルエステルの純度に依
存している。pH調整は、反応速度のコントロール及び
微粒子シリカの粒径コントロールをする。この高純度ゾ
ルを用いてセラミック基板、たとえばα−AQ、O,再
結晶基板をデイツプ法でコーティングする。コーティン
グは基板の片面、両面あるいは側面を含めた全面に行な
ってもよい。When using quartz as the base material of the flattening layer 2, for example, ethyl silicate is used, and purified water is added to and hydrolyzed while adjusting the pH. As a result, a high-purity silica-containing sol with a particle size of 3000 Å or less is obtained. The purity of this sol depends on the purity of the raw materials used, such as the purity of the silicic acid ethyl ester. The pH adjustment controls the reaction rate and the particle size of the fine silica particles. This high-purity sol is used to coat a ceramic substrate, such as an α-AQ, O, recrystallized substrate, by a dip method. The coating may be applied to one side, both sides, or the entire surface of the substrate including the sides.
前記コーテイング後、60℃、空気中200時間で乾燥
させ、さらに高温処理することで完了する。シリカ微粒
子は2200℃の高温は必要とせず、750℃〜120
0℃で良い。After the coating, it is dried in air at 60° C. for 200 hours, and then subjected to high temperature treatment. Silica fine particles do not require high temperatures of 2200°C, but 750°C to 120°C.
0℃ is fine.
前記平坦層2の表面における平坦性は、300■ で6
μm、表面性は±30人となり、職層を有するセラミッ
ク基板は安定した薄膜トランジスタ回路を形成すること
ができる。The flatness of the surface of the flat layer 2 is 6 at 300 cm.
.mu.m, the surface roughness is ±30 μm, and the ceramic substrate with the layer can form a stable thin film transistor circuit.
平坦化層の母材としては、前記5in2のほかにTiO
2も用いることができ、その場合はTiD−OC3H7
)4を加水分解させる。その他の金属アルコキシド、又
はSiアルコキシドのような半導体アルコキシド〔例;
5i(OR)いRはメチル、エチル、プロピル等〕など
も使用することができる。アルコキシドは、加水分解、
焼成のプロセスを経てすべてガラス質となる。In addition to the above-mentioned 5in2, TiO is used as the base material of the flattening layer.
2 can also be used, in which case TiD-OC3H7
) 4 is hydrolyzed. Other metal alkoxides or semiconductor alkoxides such as Si alkoxides [e.g.
5i(OR) where R is methyl, ethyl, propyl, etc.) can also be used. Alkoxide can be hydrolyzed,
It becomes glassy after the firing process.
以下、この平坦層を設けたセラミック基板上に薄膜トラ
ンジスタを形成する場合を第3図に従い説明する。Hereinafter, a case in which a thin film transistor is formed on a ceramic substrate provided with this flat layer will be explained with reference to FIG.
セラミック基板1の平坦化層2上にLPCVD法により
多結晶シリコン膜を堆積後、活性層領域3のみを残し、
それ以外はエツチング除去する。After depositing a polycrystalline silicon film on the planarization layer 2 of the ceramic substrate 1 by the LPCVD method, only the active layer region 3 is left,
The rest will be removed by etching.
5in2などのゲート絶縁膜4を介してゲート電極5及
びサーマルヘッド(以下T P Hと略)発熱体6を設
ける。ゲート電極5に対して自己整合的にソース領域・
ドレイン領域7が形成されている。SiO□などの層間
絶縁膜8を介して、アルミニウム系の金属から成る電極
9を形成する。A gate electrode 5 and a thermal head (hereinafter abbreviated as TPH) heating element 6 are provided via a gate insulating film 4 such as 5in2. The source region is self-aligned with respect to the gate electrode 5.
A drain region 7 is formed. An electrode 9 made of aluminum-based metal is formed via an interlayer insulating film 8 such as SiO□.
なお、TPTプロセスでの最高温度が900℃以上の場
合はα−AQ20.再結晶基板に平坦化層を設けたもの
を用いるとよい。In addition, if the maximum temperature in the TPT process is 900°C or higher, α-AQ20. It is preferable to use a recrystallized substrate provided with a flattening layer.
平坦性向上のための具体的手段としては、前述のゾルを
コーティングする方法が最も好ましいが、その他の方法
としては。As a specific means for improving flatness, the above-mentioned sol coating method is the most preferred, but other methods are also available.
(i)グレーズドガラスの接着法(ただし、350℃以
上の熱プロセスは加えられない。)(ii)CVD法に
より数μm堆積後、エッチバック等により平坦化する方
法
(iii)SiCQ4ガスを使用した仮焼噴霧による5
in2プリフオームを形成する方法
などがある。(i) Glazed glass bonding method (however, no heat process above 350°C is applied) (ii) Method of depositing several micrometers by CVD method and then flattening by etching back etc. (iii) Using SiCQ4 gas 5 by calcining spray
There are methods of forming an in2 preform.
本発明の平坦化層を有するセラミック基板は、その基板
上に薄膜トランジスタ回路と記録素子(TPH)とを形
成することができ、また蓄熱作用による印字の黒色化を
防止することができる。The ceramic substrate having a planarization layer of the present invention allows a thin film transistor circuit and a recording element (TPH) to be formed on the substrate, and can also prevent printing from turning black due to heat accumulation.
さらに平坦化層による表面性改善により、シフトレジス
タ一部1728 bitの高速即動の場合、クロック周
波数はIMHzで動作し、安定したTPT回路を作り込
むことができる。Furthermore, due to the improvement of surface properties by the planarization layer, in the case of high-speed instantaneous operation of part of the shift register of 1728 bits, the clock frequency operates at IMHz, and a stable TPT circuit can be fabricated.
第1図は、本発明の薄膜半導体装置用セラミック基板の
一具体例の断面図、第2図は第1図のA部分の拡大断面
図、第3図は本発明の薄膜半導体装置用セラミック基板
上に薄膜トランジスタを形成した場合の断面図である。
1・・・セラミック基板 2・・・平坦層3・・・活
性層領域 4・・・ゲート絶縁膜5・・・ゲート電
極 6・・・TPH発熱体7・・・ソース・ドレイ
ン領域
8・・・層間絶縁膜
9・・・AQ系電極
第
図
Δ
第
2図
今一−
弔
図FIG. 1 is a sectional view of a specific example of a ceramic substrate for a thin film semiconductor device of the present invention, FIG. 2 is an enlarged sectional view of part A in FIG. 1, and FIG. 3 is a ceramic substrate for a thin film semiconductor device of the present invention. FIG. 3 is a cross-sectional view of a case where a thin film transistor is formed thereon. 1... Ceramic substrate 2... Flat layer 3... Active layer region 4... Gate insulating film 5... Gate electrode 6... TPH heating element 7... Source/drain region 8...・Interlayer insulating film 9... AQ system electrode Diagram Δ Diagram 2 Imaichi - Funeral diagram
Claims (1)
が±10μm以下であることを特徴とする薄膜半導体装
置用セラミック基板。1. A ceramic substrate for a thin film semiconductor device, characterized in that the flatness is 100 μm or less at 300 mm^□, and the surface roughness is ±10 μm or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11835490A JPH0414467A (en) | 1990-05-08 | 1990-05-08 | Ceramic substrate for thin film semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11835490A JPH0414467A (en) | 1990-05-08 | 1990-05-08 | Ceramic substrate for thin film semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414467A true JPH0414467A (en) | 1992-01-20 |
Family
ID=14734626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11835490A Pending JPH0414467A (en) | 1990-05-08 | 1990-05-08 | Ceramic substrate for thin film semiconductor devices |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414467A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024027073A (en) * | 2022-08-16 | 2024-02-29 | 鴻創應用科技有限公司 | Ceramic wafer with surface shape and its manufacturing method |
-
1990
- 1990-05-08 JP JP11835490A patent/JPH0414467A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024027073A (en) * | 2022-08-16 | 2024-02-29 | 鴻創應用科技有限公司 | Ceramic wafer with surface shape and its manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0414467A (en) | Ceramic substrate for thin film semiconductor devices | |
| CN101976671B (en) | Substrate including deformation preventing layer | |
| JP2002319673A5 (en) | ||
| JPH02130912A (en) | thin film semiconductor device | |
| JP2801752B2 (en) | Thermal head | |
| JP2001113741A (en) | Thermal printing head and production thereof | |
| JPS60176779A (en) | Thermal head and its manufacturing method | |
| JP2003142496A (en) | Method for manufacturing thin film semiconductor device | |
| JP4925537B2 (en) | Thermal head | |
| JPH04140152A (en) | Thermal head | |
| JPH04110161A (en) | Heating resistor for thermal head and thermal head using it | |
| JP2834667B2 (en) | Method for manufacturing semiconductor device | |
| JPH05262584A (en) | Modification of substrate surface | |
| JP4925535B2 (en) | Thermal head | |
| JPS62117760A (en) | Thermal head | |
| JPH0737146B2 (en) | Thin film thermal head | |
| KR20040061189A (en) | crystallizing method of silicon layer and manufacturing method of polycrystalline silicon thin film transistor using the same | |
| JPH04187453A (en) | Thin film type thermal head and manufacture thereof | |
| JPS63144058A (en) | Thermal head and its manufacture | |
| JPH11138879A (en) | Substrate for thermal head | |
| JPH0414879A (en) | Semiconductor device | |
| JPH0254962A (en) | Semiconductor device and its manufacturing method | |
| JP4925536B2 (en) | Thermal head | |
| JPH07125273A (en) | Thermal head | |
| JP2003276226A (en) | Thermal head |