JPH04145397A - 情報処理兼用時計装置 - Google Patents
情報処理兼用時計装置Info
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- JPH04145397A JPH04145397A JP2269787A JP26978790A JPH04145397A JP H04145397 A JPH04145397 A JP H04145397A JP 2269787 A JP2269787 A JP 2269787A JP 26978790 A JP26978790 A JP 26978790A JP H04145397 A JPH04145397 A JP H04145397A
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- data
- circuit
- microprocessor
- information processing
- terminal
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Landscapes
- Electric Clocks (AREA)
- Calculators And Similar Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理兼用時計装置に関し、特に、情報処
理分野における操作者の識別認識手段およびデータの記
憶、保護に関する。
理分野における操作者の識別認識手段およびデータの記
憶、保護に関する。
近年、コンピュータによりデータ処理が発達するにつれ
てデータの機密保護の必要性が高オー）できている。
てデータの機密保護の必要性が高オー）できている。
従って、コンピュータの設置場所への比入りや、コンピ
ュータの操作許可のための操作者の識別認識手段として
、いわゆるＩＤカードが使用されている。
ュータの操作許可のための操作者の識別認識手段として
、いわゆるＩＤカードが使用されている。
また、従来、商品購入の際は、釣銭の決算が大変である
。そのため商品購入の手段としてクレジットカードやプ
リペイドカード等の、いわゆる各種ＩＤカードが使用さ
れている。
。そのため商品購入の手段としてクレジットカードやプ
リペイドカード等の、いわゆる各種ＩＤカードが使用さ
れている。
上述したように従来のＩＤカードでは、操作者はこのカ
ードを常時携帯しなければならない不便さがある。
ードを常時携帯しなければならない不便さがある。
また、ＩＤカードは容易に読取装置によってデータを読
み取ることができ、複製されるという欠点がある。
み取ることができ、複製されるという欠点がある。
さらに、このＩＤカードの記憶容量は高々２００バイト
であり、大容量のデータ記憶には使用できないという欠
点がある。
であり、大容量のデータ記憶には使用できないという欠
点がある。
本発明の目的は、上記の欠点を解決し、携帯が容易で、
操作者の識別認識手段を有し、高度な機密保護機能を行
うための大容量のデータ記憶が可能な記憶手段を有する
ＩＤカードに代る情報処理兼用時計装置を提供すること
にある。
操作者の識別認識手段を有し、高度な機密保護機能を行
うための大容量のデータ記憶が可能な記憶手段を有する
ＩＤカードに代る情報処理兼用時計装置を提供すること
にある。
本発明の情報処理兼用時計装置は、情報処理データを入
力する端子と、端子からの入力データ波形を増幅および
整形する増幅整形回路と、増幅整形回路の出力データを
解読する制御部と、制御部で解読し５たデータを処理す
るマイクロプロセッサと、マイクロプロセッサの実行プ
ログラムおよび固定データを記憶する第一の配憶部と、
マイクロプロセッサが処理した可変データを記憶する第
二の記憶部と、マイクロプロセッサが処理した結果を符
号化する符号制御回路と、符号制御回路により符号化さ
れたデータを送出する駆動回路とを有している。
力する端子と、端子からの入力データ波形を増幅および
整形する増幅整形回路と、増幅整形回路の出力データを
解読する制御部と、制御部で解読し５たデータを処理す
るマイクロプロセッサと、マイクロプロセッサの実行プ
ログラムおよび固定データを記憶する第一の配憶部と、
マイクロプロセッサが処理した可変データを記憶する第
二の記憶部と、マイクロプロセッサが処理した結果を符
号化する符号制御回路と、符号制御回路により符号化さ
れたデータを送出する駆動回路とを有している。
また、マイクロプロセッサが処理した結果を符号化して
送出する入出力回路と、入出力回路から送出されたデー
タを表示データとして送出する計時制御回路と、計時制
御回路より送出された表示データを表示する駆動回路と
を有している。
送出する入出力回路と、入出力回路から送出されたデー
タを表示データとして送出する計時制御回路と、計時制
御回路より送出された表示データを表示する駆動回路と
を有している。
さらに、時計装置の計時を制御する計時制御回路で温時
回路に使用される発振回路をマイクロプロセッサに対す
るクロック信号として使用している。
回路に使用される発振回路をマイクロプロセッサに対す
るクロック信号として使用している。
次に、本発明の実Ｍ例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例の情報処理兼用時計装置
のブロック図、第３図は本発明の一実施例の情報処理兼
用時計装置と外部装置との接続状態を示す図、第４図は
本発明の一実施例の情報処理兼用時計装置の外観図であ
る。
のブロック図、第３図は本発明の一実施例の情報処理兼
用時計装置と外部装置との接続状態を示す図、第４図は
本発明の一実施例の情報処理兼用時計装置の外観図であ
る。
第１図において、本部−の実施例の情報処理兼用時計装
置は、端子（Ａ）１０１．端子（Ｂ） １０２、端子（
Ｃ）１０３．端子（Ｄ）１０４、発光ダイオード（Ａ）
１０５、フォトトランジスタ（Ａ＞１０６、増幅整形回
路（ＡＭＰ）１０７、符号制御回路（ＳＩＧ［ＪＮＡＬ
Ｃ０ＮＴ）１０８、フ才ｌ・トランジスタ（Ｂ）１
０９、発光ダイオード（Ｂ）Ｉ １０、駆動回路１ （
ＤＲＶＩ）１１１、マイクロプロセッサ（ＭＰＵ）１３
０、メモリ（ＲＯＭ）１４０、ランダムアクセスメモリ
１４１ （ＲＡＭ）で構成されている。
置は、端子（Ａ）１０１．端子（Ｂ） １０２、端子（
Ｃ）１０３．端子（Ｄ）１０４、発光ダイオード（Ａ）
１０５、フォトトランジスタ（Ａ＞１０６、増幅整形回
路（ＡＭＰ）１０７、符号制御回路（ＳＩＧ［ＪＮＡＬ
Ｃ０ＮＴ）１０８、フ才ｌ・トランジスタ（Ｂ）１
０９、発光ダイオード（Ｂ）Ｉ １０、駆動回路１ （
ＤＲＶＩ）１１１、マイクロプロセッサ（ＭＰＵ）１３
０、メモリ（ＲＯＭ）１４０、ランダムアクセスメモリ
１４１ （ＲＡＭ）で構成されている。
第３図において、本実施例は、一実施例の情報処理兼用
時計装置にフォトカップラー式コネクタの送信側と受信
側の２個の端子、すなわち送信側端子２０１ａ、受信側
端子２０１ｂを有するケーブル端子２０１を示している
。
時計装置にフォトカップラー式コネクタの送信側と受信
側の２個の端子、すなわち送信側端子２０１ａ、受信側
端子２０１ｂを有するケーブル端子２０１を示している
。
第４図において、本実施例は、フォトカップラー式コネ
クタの受信側端子穴（Ａ）３０１、フォトカップラー式
コネクタの送信側端子穴（Ｂ）３０２、時計表示部３０
３、データ表示部３０４を示している。
クタの受信側端子穴（Ａ）３０１、フォトカップラー式
コネクタの送信側端子穴（Ｂ）３０２、時計表示部３０
３、データ表示部３０４を示している。
ここで、受信側端子穴（Ａ）３０１、送信側端子穴（Ｂ
）３０２には、例えば、第３図に示すようにケーブル端
子２０１の送信側端子２０１ａ、受信側端子２０１ｂが
挿入され結合される。この状態で外部装置との間のデー
タのやりとりを行うが、この通信の開始は、例えば、ケ
ーブル端子２０１の信号線に伝達される信号または時計
表面に設けられたスイッチ図示せず）により起動される
。
）３０２には、例えば、第３図に示すようにケーブル端
子２０１の送信側端子２０１ａ、受信側端子２０１ｂが
挿入され結合される。この状態で外部装置との間のデー
タのやりとりを行うが、この通信の開始は、例えば、ケ
ーブル端子２０１の信号線に伝達される信号または時計
表面に設けられたスイッチ図示せず）により起動される
。
次に、この情報処理兼用時計装置の回路の動作について
説明する。
説明する。
本実施例では、入出力端子として、端子（Ａ）１０１、
端子（Ｂ）１０２、端子（Ｃ）１０３、端子（Ｄ）１０
４内に発光ダイオード（Ａ）１０５および発光ダイオー
ド（Ｂ）１１０とフォトトランジスタ（Ａ）１０６およ
びフォトトランジスタ（Ｂ）１０９を使用した光結合回
路を用いることにより外部装置との間で光学的にデータ
授受を行う。
端子（Ｂ）１０２、端子（Ｃ）１０３、端子（Ｄ）１０
４内に発光ダイオード（Ａ）１０５および発光ダイオー
ド（Ｂ）１１０とフォトトランジスタ（Ａ）１０６およ
びフォトトランジスタ（Ｂ）１０９を使用した光結合回
路を用いることにより外部装置との間で光学的にデータ
授受を行う。
この結果、電気的誤動作の発生の防止を図っている。す
なわち、端子（Ａ）１０１、端子（Ｂ）１０２は、第３
図のケーブル端子２０１側にあり、このケーブル端子内
の発光ダイオード（Ａ）１０５を点滅させる。尚、発光
ダイオード（Ａ）１０５は、時計装置側にあってもよい
。
なわち、端子（Ａ）１０１、端子（Ｂ）１０２は、第３
図のケーブル端子２０１側にあり、このケーブル端子内
の発光ダイオード（Ａ）１０５を点滅させる。尚、発光
ダイオード（Ａ）１０５は、時計装置側にあってもよい
。
発光ダイオード（Ａ）１０５からの点滅信号はフォトト
ランジスタ（Ａ）１０６で受けて電気信号に変換される
。
ランジスタ（Ａ）１０６で受けて電気信号に変換される
。
変換された電気信号は、増幅整形回路１０７により波形
の増幅整形が行われ、符号制御回路１０８に入力され、
データ符号の解読が行われる。
の増幅整形が行われ、符号制御回路１０８に入力され、
データ符号の解読が行われる。
次に、これが終了次第、割込み信号（ＩＮＴ）１２１が
発生し、マイクロプロセッサ１３０にプログラム割込み
を起す。
発生し、マイクロプロセッサ１３０にプログラム割込み
を起す。
この結果、解読データが、データバスＩ （ＤＡＴＡ）
１２０経由でマイクロプロセッサ１３０にひきとられる
。そして、このデータを処理するプログラムおよび固定
データはメモリ１４０に記憶されており、データバス■
１３２を介してマイクロプロセッサ１３０に送出され、
その処理結果の可変データはデータバスＩＩ （ＡＤＤ
Ｒ）１３１を介してランダムアクセスメモリ１４１に記
憶される。そして、これらの制御はコントロール信号線
（ＣＯＮＴ）１３３により行われる。
１２０経由でマイクロプロセッサ１３０にひきとられる
。そして、このデータを処理するプログラムおよび固定
データはメモリ１４０に記憶されており、データバス■
１３２を介してマイクロプロセッサ１３０に送出され、
その処理結果の可変データはデータバスＩＩ （ＡＤＤ
Ｒ）１３１を介してランダムアクセスメモリ１４１に記
憶される。そして、これらの制御はコントロール信号線
（ＣＯＮＴ）１３３により行われる。
次に、この計時装置から外部装置へのデータ出力につい
て説明する。
て説明する。
マイクロプロセッサ１３０でデータバスＩＩ［１３２を
介してメモリ１４０またはランダムアクセスメモリ１４
１から読み取ったデータ、もしくは、それらを演算処理
した結果は、符号制御回路１゜８へ入力されて符号化さ
れる。符号化されたデータは駆動回路１１１１によって
発光ダイオード（Ｂ）１１０の点滅信号に変換され、フ
ォトトランジスタ（Ｂ）１０９へ照射される。そして、
再度電気信号に変換され、端子（Ｃ）１０３．端子（Ｄ
）１０４を介して接続されている外部装置に送出される
。
介してメモリ１４０またはランダムアクセスメモリ１４
１から読み取ったデータ、もしくは、それらを演算処理
した結果は、符号制御回路１゜８へ入力されて符号化さ
れる。符号化されたデータは駆動回路１１１１によって
発光ダイオード（Ｂ）１１０の点滅信号に変換され、フ
ォトトランジスタ（Ｂ）１０９へ照射される。そして、
再度電気信号に変換され、端子（Ｃ）１０３．端子（Ｄ
）１０４を介して接続されている外部装置に送出される
。
ここで、第３図、第４図に示す光結合は、第１図の端子
（Ａ）１０１．端子（Ｂ）１０２内の発光ダイオード（
Ａ）１０５が第３図のフォトカップラー式コネクタの送
信側端子２０１ａで、第１図のフォトトランジスタ（Ａ
）１０６が第４図のフォトカップラー式コネクタの送信
側端子穴（Ａ）３０１となっており、また、端子（Ｃ）
１０３、端子（Ｄ）１０４内の発光ダイオード（Ｂ）１
１０が第３図のフォトカップラー式コネクタの受信側端
子２０１ｂで、第１図のフォトトランジスタ（Ｂ）１０
９が第４図のフォトカップラー式コネクタの受信側端子
穴（Ａ）３０２となっていて、これにより光結合回路を
形成している。
（Ａ）１０１．端子（Ｂ）１０２内の発光ダイオード（
Ａ）１０５が第３図のフォトカップラー式コネクタの送
信側端子２０１ａで、第１図のフォトトランジスタ（Ａ
）１０６が第４図のフォトカップラー式コネクタの送信
側端子穴（Ａ）３０１となっており、また、端子（Ｃ）
１０３、端子（Ｄ）１０４内の発光ダイオード（Ｂ）１
１０が第３図のフォトカップラー式コネクタの受信側端
子２０１ｂで、第１図のフォトトランジスタ（Ｂ）１０
９が第４図のフォトカップラー式コネクタの受信側端子
穴（Ａ）３０２となっていて、これにより光結合回路を
形成している。
次に、第二の実施例について説明する。
第２図は本発明の第二の実施例の情報処理兼用時計装置
のブロック図である。
のブロック図である。
第２図において、本実施例の情報処理兼用時計装置は、
端子（Ａ）１０１．端子（Ｂ）１０２、端子（Ｃ）１０
１、端子（Ｄ）１０４、発光ダイオード（Ａ）１０５、
フォトトランジスタ（Ａ）１０６、増幅整形回路（ＡＭ
Ｐ）１０７、符号制御回路（ＳＩＧＵＮＡＬ Ｃ０Ｎ
Ｔ）１０８、フォトトランジスタ（Ｂ）１０９、発光ダ
イオード（Ｂ）１１０．駆動回路Ｉ （ＤＲＶＩ ）
１１１、マイクロプロセッサ（ＭＰＵ）１３０、メモリ
（ＲＯＭ＞１４０、ランダムアクセスメモリ（ＲＡＭ＞
１４１、入出力制御回路（Ｉｌｏ Ｃ０ＮＴ）１４２
、発振回路（Ｏ３Ｃ）１５０、計時制御回路（ＷＡＴＣ
ＨＣ０ＮＴ）１６０．駆動回路ＩＩ （ＤＲＶＩＩ）１
６１．表示回路ＤＩＳＰＬＡＹ）１６２、アラームブザ
ー１６３で構成されている。
端子（Ａ）１０１．端子（Ｂ）１０２、端子（Ｃ）１０
１、端子（Ｄ）１０４、発光ダイオード（Ａ）１０５、
フォトトランジスタ（Ａ）１０６、増幅整形回路（ＡＭ
Ｐ）１０７、符号制御回路（ＳＩＧＵＮＡＬ Ｃ０Ｎ
Ｔ）１０８、フォトトランジスタ（Ｂ）１０９、発光ダ
イオード（Ｂ）１１０．駆動回路Ｉ （ＤＲＶＩ ）
１１１、マイクロプロセッサ（ＭＰＵ）１３０、メモリ
（ＲＯＭ＞１４０、ランダムアクセスメモリ（ＲＡＭ＞
１４１、入出力制御回路（Ｉｌｏ Ｃ０ＮＴ）１４２
、発振回路（Ｏ３Ｃ）１５０、計時制御回路（ＷＡＴＣ
ＨＣ０ＮＴ）１６０．駆動回路ＩＩ （ＤＲＶＩＩ）１
６１．表示回路ＤＩＳＰＬＡＹ）１６２、アラームブザ
ー１６３で構成されている。
上記の第一の実施例で説明したように外部より入力され
たデータは、マイクロプロセッサ１３０により処理され
る。このように、ここまでの処理される過程は、第一の
実施例と同様である。
たデータは、マイクロプロセッサ１３０により処理され
る。このように、ここまでの処理される過程は、第一の
実施例と同様である。
そして、マイクロプロセッサ１３０によりデータバス■
］３２を介してメモリ］４０、もしくは、ランダムアク
セスメモリ１４１から読み取られたデータ、もしくは、
それらを演算処理した結果は、再度データバス■１３２
を介して入出力制御回路１４２にセットされた」＝で、
データバス■１５３［介して時計本来の計時制御も行う
計時制御回路１６０に送出される。計時制御回路］６０
で処理されたデータは、データバスＶ ｉ ６４を介し
て駆動回路［１６］に送出され、駆動回路■１６Ｊで駆
動されてデータバス■】６５を介してその内容は表示回
路１６２に出力される。また、表示しない時刻的情報は
駆動回路■１６１を経て、データバスＶｉ１６５を介し
てアラームブザー１６３で出力される。
］３２を介してメモリ］４０、もしくは、ランダムアク
セスメモリ１４１から読み取られたデータ、もしくは、
それらを演算処理した結果は、再度データバス■１３２
を介して入出力制御回路１４２にセットされた」＝で、
データバス■１５３［介して時計本来の計時制御も行う
計時制御回路１６０に送出される。計時制御回路］６０
で処理されたデータは、データバスＶ ｉ ６４を介し
て駆動回路［１６］に送出され、駆動回路■１６Ｊで駆
動されてデータバス■】６５を介してその内容は表示回
路１６２に出力される。また、表示しない時刻的情報は
駆動回路■１６１を経て、データバスＶｉ１６５を介し
てアラームブザー１６３で出力される。
そして、この結果、第３図に示すようなデータがデータ
表示部３０４に表示される。
表示部３０４に表示される。
この１１！１能は、例えば、接続装置からの指令により
データ表示を行う場合、すなわち、具体的に言えば、入
出金業務等において、商品購入時に各種ＩＤカードの代
りにこの計時装置を利用することで操作者本人の識別を
行う。
データ表示を行う場合、すなわち、具体的に言えば、入
出金業務等において、商品購入時に各種ＩＤカードの代
りにこの計時装置を利用することで操作者本人の識別を
行う。
また、例えば、接続装置がらの指令によりデータ表示を
行う場合、すなわち、具体的に言えば、商品購入におけ
る釣銭業務等で、前もって入金された金額、例えば、千
円等を記憶Ｉ７、小額の金額の桁において、差引・加算
することで消費税に伴う単数単位の決算を行いレジスタ
ー業務の簡素化を行う。
行う場合、すなわち、具体的に言えば、商品購入におけ
る釣銭業務等で、前もって入金された金額、例えば、千
円等を記憶Ｉ７、小額の金額の桁において、差引・加算
することで消費税に伴う単数単位の決算を行いレジスタ
ー業務の簡素化を行う。
尚、発振回路］５０は、計時制御回路１６０での温時回
路に使用されるものを信号線Ｉ １５１、信号線■１５
２を介してマイクロプロセッサ］３０に対するクロック
信号として利用ｌ−た場合の実施例を示したものである
。
路に使用されるものを信号線Ｉ １５１、信号線■１５
２を介してマイクロプロセッサ］３０に対するクロック
信号として利用ｌ−た場合の実施例を示したものである
。
以上説明したように本発明によれば、携帯用時計にデー
タ処理機能、データ表示機能および符号化機能を持たせ
ることによって、高度なデータ保護と、データ処理が容
易に行え、操作者の識別認識用カード、クレジットカー
ド、プリペイドカード等の各種ＩＤカードに代る携帯容
易な計時装置を得ることができるという効果がある２
タ処理機能、データ表示機能および符号化機能を持たせ
ることによって、高度なデータ保護と、データ処理が容
易に行え、操作者の識別認識用カード、クレジットカー
ド、プリペイドカード等の各種ＩＤカードに代る携帯容
易な計時装置を得ることができるという効果がある２
第１図は本発明の第一の実施例の情報処理兼用時計装置
のブロック図、第２図は本発明の第二の実施例の情報処
理兼用時計装置のブロック図、第３図は本発明の一実施
例の情報処理兼用時計装置と外部装置との接続状態を示
す図 第４図は本発明の一実施例の情報処理兼用時計装
置の外観図である。 】０１・・・端子（Ａ＞、１０２・・・端子（Ｂ）５１
０３・・・端子（Ｃ）、１０４・・・端子（Ｄ＞、１０
５、・・発光ダイオード（Ａ＞、１０６・・・フォト１
−ランジスタ（Ａ）、１０７・・・増幅整形回路（ＡＭ
Ｐ）、１０８・・・符号制御回路（ＳＩＧＵＮＡＬ
Ｃ０ＮＴ＞、１０９・・フォ１−トランジスタ（Ｂ）、
１１０・・・発光ダイオード（Ｂ）、１１１・・・駆動
回路Ｉ （ＤＲＶＩ）−１２０・・・データバスＩ （
ＤＡＴＡ）、１２］・・・割込み信号（Ｉ ＮＴ） 、
１３０−＝マイクロ７０（＝ッｆ （ＭＰＩＪ＞、ｉ３
１・・・データバスＩＩ （ＡＤＤＲ）、１３２・・・
データバス■、１３３・・・コントロール信号線（ＣＯ
Ｎ−Ｔ）、、１４０・・・メモリ（Ｒ，ＯＭ）、］４１
・・・ランダムアクセスメモリ（ＲＡＭ）、１４２ ＝
−人出力制御回路（Ｉｌｏ Ｃ０ＮＴ）、１５０・・
・発振回路（Ｏ３Ｃ）、１５１・・・信号線Ｉ、１５２
・・・信号線■、１５３・・・データバス■、１６０・
・・計時制御回路（ＷＡＴＣＨＣ０ＮＴ）、］６］、・
・・駆動回路ＩＩ （ＤＲＶＩＩ）、１６２・・・表示
回路（Ｄ Ｉ ５ＰＬＡＹ）＋ １６３・・・アラーム
ブザー、１６４・・・データバスＶ、１６５・・・デー
タバス■、２０１・・・ケーブル端子、２０１ａ・・・
送信側端子、２０１ｂ・・・受信側端子、３０１・・・
受信側端子穴（Ａ）、３０２−・・送信側端子穴（Ｂ）
、３０３・・・時計表示部、３０４・・・データ表示部
。
のブロック図、第２図は本発明の第二の実施例の情報処
理兼用時計装置のブロック図、第３図は本発明の一実施
例の情報処理兼用時計装置と外部装置との接続状態を示
す図 第４図は本発明の一実施例の情報処理兼用時計装
置の外観図である。 】０１・・・端子（Ａ＞、１０２・・・端子（Ｂ）５１
０３・・・端子（Ｃ）、１０４・・・端子（Ｄ＞、１０
５、・・発光ダイオード（Ａ＞、１０６・・・フォト１
−ランジスタ（Ａ）、１０７・・・増幅整形回路（ＡＭ
Ｐ）、１０８・・・符号制御回路（ＳＩＧＵＮＡＬ
Ｃ０ＮＴ＞、１０９・・フォ１−トランジスタ（Ｂ）、
１１０・・・発光ダイオード（Ｂ）、１１１・・・駆動
回路Ｉ （ＤＲＶＩ）−１２０・・・データバスＩ （
ＤＡＴＡ）、１２］・・・割込み信号（Ｉ ＮＴ） 、
１３０−＝マイクロ７０（＝ッｆ （ＭＰＩＪ＞、ｉ３
１・・・データバスＩＩ （ＡＤＤＲ）、１３２・・・
データバス■、１３３・・・コントロール信号線（ＣＯ
Ｎ−Ｔ）、、１４０・・・メモリ（Ｒ，ＯＭ）、］４１
・・・ランダムアクセスメモリ（ＲＡＭ）、１４２ ＝
−人出力制御回路（Ｉｌｏ Ｃ０ＮＴ）、１５０・・
・発振回路（Ｏ３Ｃ）、１５１・・・信号線Ｉ、１５２
・・・信号線■、１５３・・・データバス■、１６０・
・・計時制御回路（ＷＡＴＣＨＣ０ＮＴ）、］６］、・
・・駆動回路ＩＩ （ＤＲＶＩＩ）、１６２・・・表示
回路（Ｄ Ｉ ５ＰＬＡＹ）＋ １６３・・・アラーム
ブザー、１６４・・・データバスＶ、１６５・・・デー
タバス■、２０１・・・ケーブル端子、２０１ａ・・・
送信側端子、２０１ｂ・・・受信側端子、３０１・・・
受信側端子穴（Ａ）、３０２−・・送信側端子穴（Ｂ）
、３０３・・・時計表示部、３０４・・・データ表示部
。
Claims (1)
- 【特許請求の範囲】 １、情報処理データを入力する端子と、前記端子からの
入力データ波形を増幅および整形する増幅整形回路と、
前記増幅整形回路の出力データを解読する制御部と、前
記制御部で解読したデータを処理するマイクロプロセッ
サと、前記マイクロプロセッサの実行プログラムおよび
固定データを記憶する第一の記憶部と、前記マイクロプ
ロセッサが処理した可変データを記憶する第二の記憶部
と、前記マイクロプロセッサが処理した結果を符号化す
る符号制御回路と、前記符号制御回路により符号化され
たデータを送出する駆動回路とを有することを特徴とす
る情報処理兼用時計装置。 ２、請求項１記載の情報処理兼用時計装置において、 前記マイクロプロセッサが処理した結果を符号化して送
出する入出力回路と、前記入出力回路から送出されたデ
ータを表示データとして送出する計時制御回路と、前記
計時制御回路より送出された表示データを表示する駆動
回路とを有することを特徴とする情報処理兼用時計装置
。 ３、請求項２記載の情報処理兼用時計装置において、 時計装置の計時を制御する計時制御回路で測時回路に使
用される発振回路を前記マイクロプロセッサに対するク
ロック信号として使用することを特徴とする情報処理兼
用時計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269787A JPH04145397A (ja) | 1990-10-08 | 1990-10-08 | 情報処理兼用時計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269787A JPH04145397A (ja) | 1990-10-08 | 1990-10-08 | 情報処理兼用時計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145397A true JPH04145397A (ja) | 1992-05-19 |
Family
ID=17477156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269787A Pending JPH04145397A (ja) | 1990-10-08 | 1990-10-08 | 情報処理兼用時計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005521332A (ja) * | 2002-03-19 | 2005-07-14 | マスターカード インターナシヨナル インコーポレーテツド | 近接装置を使用してトランザクションを実行する方法およびシステム |
-
1990
- 1990-10-08 JP JP2269787A patent/JPH04145397A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005521332A (ja) * | 2002-03-19 | 2005-07-14 | マスターカード インターナシヨナル インコーポレーテツド | 近接装置を使用してトランザクションを実行する方法およびシステム |
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