JPH04145714A - プログラマブル減衰回路 - Google Patents
プログラマブル減衰回路Info
- Publication number
- JPH04145714A JPH04145714A JP26995990A JP26995990A JPH04145714A JP H04145714 A JPH04145714 A JP H04145714A JP 26995990 A JP26995990 A JP 26995990A JP 26995990 A JP26995990 A JP 26995990A JP H04145714 A JPH04145714 A JP H04145714A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- selector
- down counter
- counter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
- Control Of Amplification And Gain Control (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブル減衰回路に関し、特に−時的に
信号を減衰するのに用いるプログラマブル減衰回路に関
する。
信号を減衰するのに用いるプログラマブル減衰回路に関
する。
例えば、測距用の水中音響装置において、音波を水中に
放射した直後の受信系の飽和を防止するため、−時的に
受信系の利得を下げる減衰回路が必要である。
放射した直後の受信系の飽和を防止するため、−時的に
受信系の利得を下げる減衰回路が必要である。
従来のこの種の減衰回路として、第３図に示すように、
コンデンサ９に充電した電荷の放電により利得制御回路
８の制御信号を得る回路や、第４図に示すように、ＲＯ
ＭＩＩに書き込んだ制御データを順次読み出し、Ｄ／Ａ
コンバータ１０でアナログ信号に変換して制御信号を得
る回路が知られている。
コンデンサ９に充電した電荷の放電により利得制御回路
８の制御信号を得る回路や、第４図に示すように、ＲＯ
ＭＩＩに書き込んだ制御データを順次読み出し、Ｄ／Ａ
コンバータ１０でアナログ信号に変換して制御信号を得
る回路が知られている。
上述した従来の減衰回路は、コンデンサの放電を利用し
た回路では、放電回路の時定数にて利得制御信号の時間
変化が決まってしまうという欠点を有していた。また、
減衰特性をＲＯＭに書き込んだ回路も、書き込まれたデ
ータにより利得制御信号の時間変化が決まっているとい
う欠点を有していた。
た回路では、放電回路の時定数にて利得制御信号の時間
変化が決まってしまうという欠点を有していた。また、
減衰特性をＲＯＭに書き込んだ回路も、書き込まれたデ
ータにより利得制御信号の時間変化が決まっているとい
う欠点を有していた。
本発明の目的は減衰量の時間変化特性を設定できるプロ
グラマブル減衰回路を提供することにある。
グラマブル減衰回路を提供することにある。
により発生したクロック信号を互いに異る複数の分数比
のそれぞれで分周してそれぞれ周波数が異る複数の信号
を出力する分周回路と、この分周回路からの信号のうち
指定された信号を選択出力する第１のセレクタと、この
第１のセレクタからの信号のうち１つを選択出力する第
２のセレクタと、初期値があらかじめ定めた第１の値に
設定され前記第２のセレクタからの信号を入力するダウ
ンカウンタと、このダウンカウンタのカウント値があら
かじめ定めた第２の値だけ変化するごとに前記第２のセ
レクタの切替制御信号を発生する切替アドレス発生回路
と、前記ダウンカウンタのカウント値があらかじめ定め
た第３の値になったとき前記ダウンカウンタの動作を停
止させるカウンタ制御回路と、前記ダウンカウンタのカ
ウント値を制御入力とする可変減衰手段とを備えている
。
のそれぞれで分周してそれぞれ周波数が異る複数の信号
を出力する分周回路と、この分周回路からの信号のうち
指定された信号を選択出力する第１のセレクタと、この
第１のセレクタからの信号のうち１つを選択出力する第
２のセレクタと、初期値があらかじめ定めた第１の値に
設定され前記第２のセレクタからの信号を入力するダウ
ンカウンタと、このダウンカウンタのカウント値があら
かじめ定めた第２の値だけ変化するごとに前記第２のセ
レクタの切替制御信号を発生する切替アドレス発生回路
と、前記ダウンカウンタのカウント値があらかじめ定め
た第３の値になったとき前記ダウンカウンタの動作を停
止させるカウンタ制御回路と、前記ダウンカウンタのカ
ウント値を制御入力とする可変減衰手段とを備えている
。
前記可変減衰手段は、減衰すべき信号を基準電圧とし前
記ダウンカウンタのカウント値を入力信号とするＤ／Ａ
コンバータであってもよい。
記ダウンカウンタのカウント値を入力信号とするＤ／Ａ
コンバータであってもよい。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
分周回路１は、原発振器により発生されたクロック信号
１０１を分周し、周波数がそれぞれ異るＮ種類の分周さ
れたクロック信号１１１〜１１Ｎを出力する。これら信
号１１１〜１１Ｎはセレクタ２に入力される。セレクタ
２は、クロック信号１１１〜１１Ｎのうち、ＣＰＵ等の
制御によるクロック信号選択信号２０２により、クロッ
ク信号１２１〜１２Ｍを選択して出力する。クロック信
号１２１〜１２Ｍはセレクタ３に入力される。セレクタ
３は、切替アドレス信号２０１により、クロック信号１
２１〜１２Ｍを順次出力する。
１０１を分周し、周波数がそれぞれ異るＮ種類の分周さ
れたクロック信号１１１〜１１Ｎを出力する。これら信
号１１１〜１１Ｎはセレクタ２に入力される。セレクタ
２は、クロック信号１１１〜１１Ｎのうち、ＣＰＵ等の
制御によるクロック信号選択信号２０２により、クロッ
ク信号１２１〜１２Ｍを選択して出力する。クロック信
号１２１〜１２Ｍはセレクタ３に入力される。セレクタ
３は、切替アドレス信号２０１により、クロック信号１
２１〜１２Ｍを順次出力する。
セレクタ３が出力したクロック信号１３１はダウンカウ
ンタ４に入力される。ダウンカウンタ４は送信ゲート信
号１４１により初期カウント値１５１がロードされ、こ
の初期カウント値１５１からダウンカウントをする。ダ
ウンカウンタ４からの複数ビット並列のカウント信号１
６１はＤ／Ａコンバータ７に入力される。
ンタ４に入力される。ダウンカウンタ４は送信ゲート信
号１４１により初期カウント値１５１がロードされ、こ
の初期カウント値１５１からダウンカウントをする。ダ
ウンカウンタ４からの複数ビット並列のカウント信号１
６１はＤ／Ａコンバータ７に入力される。
Ｄ／Ａコンバータ７は可変減衰器として動作し、カウン
ト信号１６１の値により、Ｄ／Ａコンバータ７の基準電
圧（ＶＲＥＦ）となる入力アナログ信号１７１を減衰さ
せ、カウント信号１６１がオール“０”のとき減衰値が
０となる。ダウンカウンタ４にロードされた初期カウン
ト値１５１が最大減衰値となり、この値から減衰値がＯ
になるまで、利得制御を行う。
ト信号１６１の値により、Ｄ／Ａコンバータ７の基準電
圧（ＶＲＥＦ）となる入力アナログ信号１７１を減衰さ
せ、カウント信号１６１がオール“０”のとき減衰値が
０となる。ダウンカウンタ４にロードされた初期カウン
ト値１５１が最大減衰値となり、この値から減衰値がＯ
になるまで、利得制御を行う。
切替アドレス発生回路６は、ダウンカウンタ４のカウン
ト信号１６１のカウント値が一定の値をカウントしたか
否かを検出し、クロック信号１２１〜１２Ｍを順に切替
える為の切替えアドレス信号２０１をセレクタ３へ出力
する。カウント制御回路５は、ダウンカウンタ４のカウ
ント信号１６１がオール“０”になった時にダウンカウ
ンタ４の動作を停止させる。
ト信号１６１のカウント値が一定の値をカウントしたか
否かを検出し、クロック信号１２１〜１２Ｍを順に切替
える為の切替えアドレス信号２０１をセレクタ３へ出力
する。カウント制御回路５は、ダウンカウンタ４のカウ
ント信号１６１がオール“０”になった時にダウンカウ
ンタ４の動作を停止させる。
ダウンカウンタ４から出力されるカウント信号１６１の
出力周期が切替わる時間はダウンカウンタ４に入力され
るクロック信号１２１〜１２Ｍの周波数に依存しており
、クロック信号１２１〜１２Ｍの周波数を選択して切替
えることにより、アナログ信号１７１の減衰の時間特性
を設定することができる。
出力周期が切替わる時間はダウンカウンタ４に入力され
るクロック信号１２１〜１２Ｍの周波数に依存しており
、クロック信号１２１〜１２Ｍの周波数を選択して切替
えることにより、アナログ信号１７１の減衰の時間特性
を設定することができる。
第２図に減衰の時間特性の例を示す。
第２図における折線■は、クロック信号１２１〜１２Ｍ
を４種類（Ｍ＝４）とし、それら周波数をｆ、ｆ／２．
ｆ／４．ｆ／８とした場合の減衰の時間特性、直線■は
、クロック信号の周波数を一定とした（Ｍ＝１）場合の
減衰時間の特性を示す、クロック信号１２１〜１２Ｍが
切替わる時間は、クロック信号の周波数によって決まる
。
を４種類（Ｍ＝４）とし、それら周波数をｆ、ｆ／２．
ｆ／４．ｆ／８とした場合の減衰の時間特性、直線■は
、クロック信号の周波数を一定とした（Ｍ＝１）場合の
減衰時間の特性を示す、クロック信号１２１〜１２Ｍが
切替わる時間は、クロック信号の周波数によって決まる
。
尚、第１図に示す実施例は、Ｄ／Ａコンバータ７を可変
減衰手段として用いるが、Ｄ／Ａコンバータ７の基準電
圧（ＶＲＥＦ）を一定とし、Ｄ／Ａコンバータ７の出力
と減衰すべき入力アナログ信号１７１とをアナログ乗算
器にて乗算しても、同様の効果が得られる。
減衰手段として用いるが、Ｄ／Ａコンバータ７の基準電
圧（ＶＲＥＦ）を一定とし、Ｄ／Ａコンバータ７の出力
と減衰すべき入力アナログ信号１７１とをアナログ乗算
器にて乗算しても、同様の効果が得られる。
また、ダウンカウンタ４にロードする初期カウント値１
５１もＣＰＵ等により設定することも可能である。
５１もＣＰＵ等により設定することも可能である。
以上説明したように本発明は、ダウンカウンタに入力す
るクロック信号の周波数を選択することにより、減衰量
の時間変化特性を設定できる効果がある。
るクロック信号の周波数を選択することにより、減衰量
の時間変化特性を設定できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例における減衰の時間特性を示す図、第３図及
び第４図は従来の減衰回路の２つの例のそれぞれのブロ
ック図である。 １・・・分周回路、２．３・・・セレクタ、４・・・ダ
ウンカウンタ、５・・・カランｊ制御回路、６・・・切
替アドレス発生回路、７・・・Ｄ／Ａコンバータ。
図の実施例における減衰の時間特性を示す図、第３図及
び第４図は従来の減衰回路の２つの例のそれぞれのブロ
ック図である。 １・・・分周回路、２．３・・・セレクタ、４・・・ダ
ウンカウンタ、５・・・カランｊ制御回路、６・・・切
替アドレス発生回路、７・・・Ｄ／Ａコンバータ。
Claims (1)
- 【特許請求の範囲】 １、原発振器により発生したクロック信号を互いに異る
複数の分数比のそれぞれで分周してそれぞれ周波数が異
る複数の信号を出力する分周回路と、この分周回路から
の信号のうち指定された信号を選択出力する第１のセレ
クタと、この第１のセレクタからの信号のうち１つを選
択出力する第２のセレクタと、初期値があらかじめ定め
た第１の値に設定され前記第２のセレクタからの信号を
入力するダウンカウンタと、このダウンカウンタのカウ
ント値があらかじめ定めた第２の値だけ変化するごとに
前記第２のセレクタの切替制御信号を発生する切替アド
レス発生回路と、前記ダウンカウンタのカウント値があ
らかじめ定めた第３の値になったとき前記ダウンカウン
タの動作を停止させるカウンタ制御回路と、前記ダウン
カウンタのカウント値を制御入力とする可変減衰手段と
を備えたことを特徴とするプログラマブル減衰回路。 ２、前記可変減衰手段は、減衰すべき信号を基準電圧と
し前記ダウンカウンタのカウント値を入力信号とするＤ
／Ａコンバータであることを特徴とする請求項１記載の
プログラマブル減衰回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26995990A JPH04145714A (ja) | 1990-10-08 | 1990-10-08 | プログラマブル減衰回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26995990A JPH04145714A (ja) | 1990-10-08 | 1990-10-08 | プログラマブル減衰回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145714A true JPH04145714A (ja) | 1992-05-19 |
Family
ID=17479604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26995990A Pending JPH04145714A (ja) | 1990-10-08 | 1990-10-08 | プログラマブル減衰回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145714A (ja) |
-
1990
- 1990-10-08 JP JP26995990A patent/JPH04145714A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960027292A (ko) | 클럭신호발생장치 | |
| KR940006073A (ko) | 전자 볼륨 | |
| US4258602A (en) | Electronic keyboard musical instrument of wave memory reading type | |
| US4584701A (en) | Reverberator having tapped and recirculating delay lines | |
| US3930429A (en) | Digital music synthesizer | |
| US4807035A (en) | Signal measurement | |
| JPH04145714A (ja) | プログラマブル減衰回路 | |
| US4231018A (en) | Tone signal detector | |
| US3919649A (en) | Staircase waveform generator | |
| US7227964B2 (en) | Audio signal processing apparatus and audio signal processing method | |
| JP2580940B2 (ja) | ゲートパルス幅測定回路 | |
| US5966421A (en) | Emulation of an m bit counter driven by a desired clock frequency given a central clock frequency | |
| KR100287166B1 (ko) | 디지탈 감쇄기 | |
| KR0149323B1 (ko) | 디지탈 방식의 오디오 음량 조절장치 | |
| US5060270A (en) | Reverberation circuit | |
| SU945948A1 (ru) | Умножитель частоты | |
| JPH0736776A (ja) | 線形フィルタ処理した複合信号の発生装置及び発生方法 | |
| SU1167592A1 (ru) | Устройство дл управлени вибрационными установками | |
| JPH0561493A (ja) | 可変遅延装置 | |
| JPS58210707A (ja) | 可変減衰回路 | |
| JPH046080Y2 (ja) | ||
| JPS6212703B2 (ja) | ||
| JPS6054516A (ja) | パルス発生装置 | |
| KR930003912Y1 (ko) | 펄스 신호 콘트롤러 | |
| JPS60137117A (ja) | デイジタルフイルタ回路 |