JPH0414700A - 冗長救済回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数のアドレス入力ゲート及びヒュ−ズを有
する、冗長救済回路に関するものである。

従来の技術 近年半導体集積回路などにおいては、高集積化が進み、
冗長回路がよく用いられるようになってきている。

以下に冗長救済技術について説明する。

第５図は、ＤＲＡＭの動作原理を示すプロ・ツク図であ
る。ＤＲＡＭは、ロウアドレスとコラムアドレスにより
一つの記憶ノードを決定し、その記憶ノードに書き込み
読み出しをする。マルチプレクスの場合、一つのアドレ
スビンから、ロウアドレスとコラムアドレスを入力する
。そこで必要になってくるのが、ロウアドレスの取り込
みクロック（／ＲＡＳ）及びコラムアドレス取り込みク
ロック（／ＣＡＳ）である。また、書き込みか読み出し
かを制御するのがクロック（／ＷＥ）である。書き込み
の場合、／ＲＡＳの立ち下がりで、ロウアドレスをロウ
アドレスノくツファに取り込み、ロウデコーダでワード
ラインを選択し、／ＣＡＳの立ち下がりでコラムアドレ
スをコラムアドレスバッファに取り込む。取り込まれた
アドレスは、コラムデコーダを動かしビットラインを選
択する。

ワードラインとビットラインの交わりで、一つの記憶ノ
ードが決定するが、書き込みの場合／ＷＥの立ち下がり
でデータ入力を取り込み、入出力選択回路（Ｉ１０選択
回路）を経て、センスアンプで増幅され選択記憶ノード
に記憶される。読み出しの場合、／ＲＡＳの立ち下がり
で、ロウアドレスをロウアドレスバッファに取り込み、
ロウデコーダでワードラインを選択し、／ＣＡＳの立ち
下がりでコラムアドレスをコラムアドレスバッファに取
り込む。取り込まれたアドレスは、コラムデコーダを動
かしビットラインを選択する。ワードラインとビットラ
インの交わりで、一つの記憶ノードが決定し、そこの記
憶データがセンスアンプで増幅されて出力される。以上
正常な動作について述べてきたが、近年の高集積化にと
もない、はとんど正常であるが一部の記憶ノードのみ不
良であるという問題が起き始めた。そこで考えられたの
が冗長救済回路である。原理は、図のようにあらかじめ
予備の記憶ノード（冗長記憶ノード）を設けておき、不
良記憶ノードが選択された場合に、冗長救済回路により
不良記憶ノードと冗長記憶ノードとを切り替える回路で
あり、例えばビットラインの場合、コラムアドレスで、
コラムデコード信号を出し記憶ノードを選択するが、そ
のアドレスが不良アドレスの場合、図３のような回路で
ヒユーズを切断し、冗長選択信号を出し予備の記憶ノー
ドと切り替わる構成になっている。

第３図は従来の冗長救済回路である。第３図においてブ
ロックＡはＦｌのプリチャージ回路である。Ｎ１からＮ
ｍはＮｃｈ）ランジスタで構成されている。Ｎ１からＮ
ｍは並列に接続され、そのソースはそれぞれ接地されて
いる。また、Ｎ１からＮｒｎの各ドレインにはヒユーズ
が接続されており、その先端部は共通でＦｌと接続され
、そこからＮＯＲ回路を経て通常選択信号ＣＬＡＯと、
ＮＡＮＤ回路とインバーターつを経て冗長選択信号ＲＤ
Ａ１が出ている。またＮｌからＮｍの各ゲートにはＮ１
にはコラムアドレスＡＩＣ，Ｎ２１：：は／Ａ　Ｉ　Ｃ
というように、２個でアドレス−つを決定し、図の様に
Ｎ（、−１，にはＡ　（ＩＢ／２）　Ｃ、Ｎｍには／Ａ
（ＩＩ／２）Ｃまでが入力されている。例えばＡＩＣが
ハイレベルで決定されるアドレスの場合、ＡＩＣの入力
されているゲートがハイレベルになり、ＡＩＣがロウレ
ベルで決定されるアドレスの場合、／ＡＩＣの入力され
ているゲートがハイレベルになる。冗長選択信号と通常
選択信号は、常に反対の信号である。第４図はコラムデ
コーダの図である。図のように第５図の出力信号により
ＲＤＡＯがハイレベルならば冗長ビットラインのゲート
が開かれ又はＣＬＡＯがハイレベルならば通常ビットラ
インのゲートが開かれデータがデータラインに出力され
る。第３図のように構成された冗長救済回路について、
以下その動作について説明する。

まずこの回路で、Ｆｌのプリチャージ回路ブロックＡは
、アドレスの入力時、ＥＣ３はロウレベル、／ＢＴＢＤ
もロウレベル、（ＡＯＲ−Ａ８Ｒ）はハイレベルに設定
されるようになっており、Ｆｌは電源によりハイレベル
にプリチャージされるようになっている。Ｎ１からＮｍ
のトランジスタに、一つのビットラインの選択アドレス
（ハイレベル）が入力される。そのアドレスが冗長アド
レスであった場合、冗長選択信号ＲＤＡ１を出すために
、そのアドレスの入力されている上のヒユーズを切断す
る。すると、通常はアドレスが決定してトランジスタＮ
１からＮｍにアドレスが入力されると、Ｎ１からＮｍの
選択されたトランジスタはＯＮし供給される電源はリー
クしＦｌのノードは接地レベルになって、それにより、
冗長選択信号はロウレベルになり、通常選択信号がハイ
レベルになるけれども、そのアドレスのヒユーズが切断
されていることにより、リークがなくなり冗長選択信号
がハイレベルになり図５の冗長記憶ノードが選択される
ことになる。これにより、不良記憶ノードと冗長記憶ノ
ードとの切り替えがなされる。

発明が解決しようとする課題 しかしながら上記従来の構成では、ヒユーズを切断して
いる場合に、冗長アドレスと一つだけアドレスが違う場
合ヒユーズの切断されていないトランジスタが一つだけ
オンして電源はオンしＦｌのノードはロウレベルになり
通常選択信号が選ばれ通常記憶ノードが選択される。ま
た、上記の動作が複数本のアドレスが違う場合にも同様
に行われるが、ヒユーズの切断されていないトランジス
タのオンする個数の違いにより、Ｆｌノードの電位の下
がり方が変化し、実際の動作では異なっている。また、
冗長選択信号の選択の場合も同様であり、前アドレスが
冗長アドレスと一つだけ違う場合と、複数本違う場合と
で、冗長選択時のＦｌのノードプリチャージが変化する
という不都合が生じる。以下これについて説明する。

出力がロウからハイ、あるいはハイからロウに切り変わ
る入力電圧を入力スイッチング電圧という。第３図では
Ｆ１ノードの電圧がＲＤＡＩとＣＬＡＯの入力スイッチ
ング電圧である。また、アドレス信号がＦ１ノードの入
力スイッチング電圧である。入力スイッチングレベルは
Ｎｃｈ）ランジスタとＰｃｈ）ランジスタとのオン抵抗
が等しくなったときである。トランジスタのオン抵抗は
次のように表わされる。

Ｒｏｎ（ＯＮ抵抗）＝１／（２＊β＊　（Ｖｇｓ−Ｖｔ
）・・・・・・（１） β（利得係数）＝に＊　（Ｗ／Ｌ） Ｋ＝１／２＊μ＊Ｃｏｘ μ：電子、正孔の移動度 Ｃｏｘ：ゲート酸化膜容量 Ｖｇｓ：ゲートーソース間電圧 Ｖｔ：ｔ、きい値電圧 Ｗ：ゲート幅 Ｌ：ゲート長 前アドレスが冗長アドレスと１アドレスのみ違い、１つ
のＮｃｈトランジスタのみでＦｌをロウレベルに下げて
いた状態から、Ｆｌをプリチャージする場合と、前アド
レスが冗長アドレスとほとんど違い、複数のＮｃｈ）ラ
ンジスタでＦｌをロウレベルに下げていた状態から、Ｆ
ｌをプリチャージする場合の動作とでは、１つのＮｃｈ
トランジスタでスイッチングさせるとき（他はすべてヒ
ユーズが切断されている）よりも複数個のＮｃｈトラン
ジスタでスイッチングするときの方が個々のトランジス
タのオン抵抗が並列になるので、抵抗が低（なる。従っ
て複数のＮＣｈトランジスタでスイッチングするときに
は、個々のトランジスタのオン抵抗が高くて、Ｐｃｈ）
ランジスタ側のオン抵抗と等しくなるときのゲート電圧
Ｖｇ、つまり、スイッチング電圧は（１）式により低く
なる。

ゲートへのアドレス電圧入力波形が実際には矩形ではな
く、台形波であるため、時間的に複数のＮｃｈトランジ
スタでロウレベルに下げていた状態から、Ｆｌをプリチ
ャージする動作の方が遅くなる。近年の半導体集積回路
の高集積化、高速化に伴い、上記のＦ１ノードのプリチ
ャージの時間的差が、他の回路のタイミングのずれを起
こし、回路が誤動作するなどの問題点が上げられている
。

本発明は上記従来の問題点を解決するもので、複数のＮ
ｃｈトランジスタでロウレベルに下げていた状態から、
Ｆｌをプリチャージする動作のスイツチング電圧レベル
を向上し、冗長アドレスとの違いによる、Ｆ１ノードを
ロウレベルに引き抜＜Ｎｃｈトランジスタの数と無関係
にスイッチングレベルを均一化することができる回路を
提供することを目的とする。

課題を解決するための手段 この問題を解決するために本発明の冗長救済回路は、複
数個並列接合されたトランジスタの接地ノードを共通ノ
ードとし、この共通ノードを、抵抗あるいは抵抗用トラ
ンジスタを介して接地する構成となっている。

作用 この構成によって、Ｆ１ノードをロウレベルに引き抜く
トランジスタの個数により、並列に接続されたトランジ
スタのオン抵抗が大きく変化しても、これに直列に一定
の抵抗が加わり、全体としての抵抗の変化の幅を抑制す
ることができ、入力スイッチング電圧レベルの変動を少
なくすることができ、ひいては動作時間の差を減少する
ことができる。

実施例 以下本発明の実施例について、図面を参照しながら説明
する。

第１図は本発明の第一の実施例における、冗長救済回路
である。第１図においてブロックＡはＦｌのプリチャー
ジ回路である。Ｎ１からＮｍはＮｃｈトランジスタで構
成されている。Ｎ１からＮｍは並列に接続され、そのソ
ースはそれぞれ接地されている。また、Ｎ１からＮｍの
各ドレインにはヒユーズが接続されており、その先端部
は共通でＦｌと接続され、そこからＮＯＲ回路を経て通
常選択信号ＣＬＡＯと、ＮＡＮＤ回路とインバーターつ
を経て冗長選択信号ＲＤＡＩが出ている。またＮ１から
Ｎｍの各ゲートにはＮ１にはコラムアドレスＡＩＣ，Ｎ
２には／Ａ　Ｉ　Ｃというように、２個でアドレス−つ
を決定し、図の様にＮ（、、、にはＡ（ＩＩ／２）Ｃ，
Ｎｍには／　Ａ　（ＩＩ／２　＞　Ｃまでが入力されて
いる。例えばＡＩＣがハイレベルで決定されるアドレ不
の場合、ＡＩＣの入力されているゲートがハイレベルに
なり、ＡＩＣがロウレベルで決定されるアドレスの場合
、／Ａ　Ｉ　Ｃの入力されているゲートがハイレベルに
なる。冗長選択信号と通常選択信号は、常に反対の信号
である。図はそのＮ１からＮｍの共通ソースに電気抵抗
を付加した冗長救済回路の例を示すものである。

以上のように構成された冗長救済回路について、以下そ
の動作を説明する。まずこの回路で、Ｆｌのプリチャー
ジ回路ブロックＡは、アドレスの入力時、ＥＣ３はロウ
レベル、／ＢＴＢＤもロウレベル、（ＡＯＲ−Ａ８Ｒ）
はハイレベルに設定されるようになっており、Ｆｌは電
源によりハイレベルにプリチャージされるようになって
いる。Ｎ１からＮｍのトランジスタに、一つのビットラ
インの選択アドレス（ハイレベル）が入力される。その
アドレスが冗長アドレスであった場合、冗長選択信号Ｒ
ＤＡ１を出すために、そのアドレスの入力されている上
のヒユーズを切断する。すると、通常はアドレスが決定
してトランジスタＮ１からＮｍにアドレスが入力される
と、Ｎ１からＮｍの選択されたトランジスタはオンし供
給される電源はリークしＦｌのノードは接地レベルにな
って、それにより、冗長選択信号はロウレベルになり、
通常選択信号がハイレベルになるけれども、そのアドレ
スのヒユーズが切断されていることにより、リークがな
くなり冗長選択信号がハイレベルになり、冗長記憶ノー
ドが選択されることになる。これにより、不良記憶ノー
ドと冗長記憶ノードとの切り替えがなされる。ヒユーズ
を切断している場合に、冗長アドレスと一つだけアドレ
スが違う場合ヒユーズの切断されていないトランジスタ
が一つだけオンして電源はオンしＦｌのノードはロウレ
ベルになり通常選択信号が選ばれ通常記憶ノードが選択
される。また、上記の動作が複数本のアドレスが違う場
合にも同様に行われるが、ヒユーズの切断されていない
トランジスタのオンする個数の違いにより、Ｆｌノード
の電位の下がり方がトランジスタのオン抵抗（式（Ｉ）
）の関係で変化し、実際の動作では異なっている。また
、冗長選択信号の選択の場合も同様であり、前アドレス
が冗長アドレスと一つだけ違う場合と、複数本違う場合
とで、冗長選択時のＦｌのノードプリチャージが変化す
るという不都合が生じる。

トランジスタのオン抵抗（式（１））の関係で、前アド
レスが冗長アドレスと１アドレスのみ違い、１つのＮｃ
ｈ）ランジスタのみでＦｌをロウレベルに下げていた状
態から、Ｆｌをプリチャージする場合と、前アドレスが
冗長アドレスとほとんど違い、複数のＮｃｈ）ランジス
タでＦｌをロウレベルに下げていた状態から、Ｆｌをプ
リチャージする場合の動作とでは、１つのＮｃｈ）ラン
ジスタでスイッチングさせるとき（他はすべてヒユーズ
が切断されている）よりも複数個のＮｃｈ）ランジスタ
でスイッチングするときの方が個々のトランジスタのオ
ン抵抗が並列になるので、抵抗が低くなる。従って複数
のＮｃｈ）ランジスタでスイッチングするときには、個
々のトランジスタのオン抵抗が高（て、Ｐｃｈトランジ
スタ側のオン抵抗と等しくなるときのゲート電圧Ｖｇ、
つまり、スイッチング電圧は（１）式により低くなる。

ゲートへのアドレス電圧入力波形が実際には矩形波では
な（、台形波であるため、時間的に複数のＮｃｈ）ラン
ジスタでロウレベルに下げていた状態から、Ｆｌをプリ
チャージする動作の方が遅（なる。しかし、今回の発明
のＮ１からＮｍの共通ソースと接地レベルの間に直列に
接続された抵抗Ｒ１により、１つのトランジスタでＦｌ
をロウレベルに引き抜いていた状態からプリチャージす
るときには、接地側のオン抵抗はトランジスタのオン抵
抗Ｒｏｎと抵抗Ｒ１の和になり、複数のｎ個のトランジ
スタでＦｌをロウレベルに引き抜いていた状態からプリ
チャージするときには、接地側のオン抵抗はトランジス
タのオン抵抗Ｒｏ　ｎ　／　ｎと抵抗Ｒ１の和になる。

結果としてヒユーズ側のＮｃｈ）ランジスタの抵抗Ｒｎ
ｃｈは１つのトランジスタでＦｌをロウレベルに引き抜
いていた状態からプリチャージするときと、複数のｎ個
のトランジスタでＦｌをロウレベルに引き抜いていた状
態からプリチャージするときの間の値になる。

Ｒ１＋Ｒｏｎ≦Ｒｎｃｈ≦Ｒ１＋　Ｒｏ　ｎ　／　ｎ・
・・・・・（２） このとき抵抗の変化の割合は、 一方Ｒ１がない従来の場合には、（３）式でＲ１＝０と
して、 で、比をとると、（（３）　／（４））・・・・・・（
５） である。

１つのトランジスタでＦｌをロウレベルに引き抜いてい
た状態からプリチャージを行う場合と、ｎ個のトランジ
スタでＦｌをロウレベルに引き抜いていた状態からプリ
チャージを行う場合とで、ヒユーズ側のＮｃｈ）ランジ
スタの抵抗の変化の割合は、（５）式より、Ｒ１のある
本発明は、Ｒ１がない従来の回路を基準にして１以下に
することができることがわかる。

以上のように本実施例によれば、１つのトランジスタの
Ｆｌをロウレベルに引き抜いていた状態からプリチャー
ジを行う場合と、ｎ個のトランジスタでＦｌをロウレベ
ルに引き抜いていた状態からプリチャージを行う場合と
で、プリチャージの変化の差を低減することができるの
で、アドレスの入力信号波形が完全な矩形波でないこと
に起因して生じる引き抜きトランジスタの数に起因した
動作速度の差を圧縮することが可能である。また、複数
ｎ個のトランジスタでＦｌをロウレベルに引き抜いてい
た状態がらプリチャージを行う場合のオン抵抗が上がる
ことにより、スイッチング電圧レベルが上がり、結果と
して、時間的に動作を従来より速くすることができる。

次に第二の実施例について図面を参照しながら説明する
。第２図は本発明の第二の実施例における冗長救済回路
である。第１図の構成と興なるのは、第１図の抵抗Ｒ１
を、抵抗用トランジスタＮｒに置き換えたことである。

上記のように構成された冗長救済回路について、以下そ
の動作を説明する。

本回路の動作は基本的には第１図の実施例の電気抵抗を
介して設置された回路の動作と同じであって、１つのト
ランジスタでＦｌをロウレベルに引き抜いていた状態か
らプリチャージを行う場合と、ｎ個のトランジスタでＦ
ｌをロウレベルに引き抜いていた状態からプリチャージ
を行う場合とで、入力スイッチングレベルの差を低減す
ることができ、アドレス信号波形が完全な矩形波でない
ことに起因して生じる動作速度の差を圧縮する働きをす
る。しかしながら本発明は、電気抵抗を抵抗用トランジ
スタに置き換えることにより、例えばトランジスタのゲ
ートを形成するポリシリコンで作成した電気抵抗とは違
い、製造面から考えると、並列にｍ個配置されたＮｃｈ
）ランジスタと同じ構造を持つトランジスタで抵抗を形
成するために、ばらつきを同一にでき、抵抗値をコント
ロールしやすい。

この第二の実施例のように第一の実施例の電気抵抗を抵
抗用トランジスタに置き換えることにより、抵抗をコン
トロールしやすくできる。また、この抵抗用トランジス
タのゲート入力を制御できることで、抵抗値を外部から
コントロールすることが可能になり、より使用上の自由
度が向上して高性能な冗長救済回路が製造できる。

以上に抵抗用トランジスタの効果について述べたが、以
下にそのトランジスタの最適範囲について述べる。

例えば、抵抗用トランジスタのチャンネル幅Ｗが、ヒユ
ーズ下のＮｃｈトランジスタ１つ分以下であると、ｎ個
のトランジスタでＦｌをロウレベルに引き抜いていた状
態からプリチャージを行う場合に、スイッチング電圧レ
ベルが上がり、結果として、時間的に動作を従来より速
くすることができるが、逆に冗長アドレスと一つだけア
ドレスが違う記憶ノードの選択の場合に、電流能力が低
すぎてＣＬＡＯがスイッチングせずＲＤＡＯが出力する
可能性が出てくる。また、抵抗用トランジスタのチャン
ネル幅Ｗがｍ個以上であったとすると、電流能力があり
すぎて、複数ｎ個のトランジスタでＦｌをロウレベルに
引き抜いていた状態からプリチャージを行う場合に、ス
イッチング電圧レベルを十分に得られない可能性がある
。以上のことから、抵抗用トランジスタのチャンネル長
しが並列にｍ個配置されたＮｃｈトランジスタと同じで
あるとすれば、抵抗用トランジスタのチャンネル幅Ｗは
、並列にｍ個配置されたＮｃｈトランジスタの１つ分以
上でｍ個分以下であるのが最適範囲である。以上述べて
きたが、上記の実施例をｍ個の並列に配置されたＰｃｈ
トランジスタで構成される回路においてＰｃｈトランジ
スタの共通ソースと電源の間に抵抗又は抵抗用トランジ
スタを接続することでＮｃｈの回路と同様の効果を得る
ことができることは言うまでもない。また、抵抗又は抵
抗用トランジスタが共通ソースと電源間に挿入されてい
る場合について説明したが抵抗あるいは抵抗用トランジ
スタは共通ヒユーズと出力ノードの間に挿入されても同
様の効果がある。

発明の効果 以上のように本発明によると、冗長回路においてヒユー
ズ部の並列にｍ個配置されたトランジスタで、その共通
ソースに電気抵抗、または抵抗用トランジスタを設ける
ことにより、オン抵抗、スイッチングレベルを制御する
ことができ、冗長アドレスとの違いにより、１つのトラ
ンジスタでＦｌをロウレベルに引き抜いていた状態から
プリチャージを行う場合と、ｎ個のトランジスタでＦｌ
をロウレベルに引き抜いていた状態からプリチャージを
行う場合とで、ｎ個のトランジスタでＦｌをロウレベル
に引き抜いていた状態からプリチャージを行う場合の動
作を速め、かつ、１つでＦｌをロウレベルに引き抜いて
いた状態からプリチャージを行う場合の動作との差を減
少することのできるすぐれた回路を実現できる。

【図面の簡単な説明】

第１図は本発明の第一の実施例の冗長救済回路−ダの図
、第５図はＤＲＡＭのブロック図である。 ブロックＡ・・・・・・電源供給回路、Ｎ１〜Ｎｍ・・
・・・・ヒユーズ下Ｎｃｈ）ランジスタ、Ａ　Ｉ　Ｃ−
Ａ　（ＩＩ／２１　Ｃ・・・・・・アドレス信号、ＲＤ
Ａｌ・・・・・・冗長選択信号、ＣＬＡＯ・・・・・・
通常選択信号、Ｒ１・・・・・・電気抵抗、ヒユーズ１
〜ヒユーズｍ・・・・・・冗長選択用ヒユーズ、Ｎｒ・
・・・・・抵抗用トランジスタ。 代理人の氏名　弁理士　粟野重孝　ほか１名図

Claims (6)

【特許請求の範囲】
1. （１）複数個の行と列からなる主メモリーセル、複数個
   の予備のメモリーセル、複数個のアドレスバッファ、各
   々のアドレスバッファに関係した欠陥主メモリーセルの
   アドレスデータを記録するヒューズ、記録中のアドレス
   データを前記アドレスバッファからのアドレス入力信号
   と比較し、比較したデータが一致した場合に第一の状態
   で不一致のときには第二のバイナリーの制御信号を発生
   する冗長救済回路、第一の状態の制御信号に応じて欠陥
   セルを予備のセルに置き換える機能を持つコラムデコー
   ダを有するＲＡＭにおいて、前記冗長救済回路で、並列
   にｍ個配置されたトランジスタを有し、ｍ個のアドレス
   入力信号をゲート入力とし、各ソースがそれぞれ共通で
   、各ドレインに前記ヒューズが備わり、そのソースに電
   気抵抗を付加したことを特徴とする冗長救済回路。
2. （２）付加した電気抵抗がトランジスタであることを特
   徴とする請求項（１）記載の冗長救済回路。
3. （３）抵抗用トランジスタのゲート電圧が制御可能であ
   ることを特徴とする請求項（２）記載の冗長救済回路。
4. （４）電気抵抗の抵抗値が、並列に配置されたトランジ
   スタのオン抵抗一個分以下で、ｍ個分以上であることを
   特徴とする請求項（１）記載の冗長救済回路。
5. （５）抵抗用トランジスタのチャンネル幅Ｗが、並列に
   配置されたトランジスタのチャンネル幅一個分以上で、
   ｍ個分以下であることを特徴とする請求項（１）記載の
   冗長救済回路。
6. （６）抵抗またはトランジスタを、その共通ヒューズ先
   に付加したことを特徴とする請求項（１）記載の冗長救
   済回路。