JPH0785689A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0785689A
JPH0785689A JP5181957A JP18195793A JPH0785689A JP H0785689 A JPH0785689 A JP H0785689A JP 5181957 A JP5181957 A JP 5181957A JP 18195793 A JP18195793 A JP 18195793A JP H0785689 A JPH0785689 A JP H0785689A
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JP
Japan
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circuit
address
signal
fuse means
defective
Prior art date
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Withdrawn
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JP5181957A
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English (en)
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Tatsunori Musha
辰紀 武者
Masayasu Kawamura
昌靖 川村
Shunichi Sukegawa
俊一 助川
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Hitachi Ltd
Texas Instruments Japan Ltd
Original Assignee
Hitachi Ltd
Texas Instruments Japan Ltd
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Publication date
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Priority to US08/267,267 priority patent/US5596535A/en
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 動作の高速化とレイアウトの簡素化を図った
冗長回路を備えた半導体記憶装置を提供する。 【構成】 不良アドレスの各ビットに対応して設けられ
てなる一対からなるヒューズ手段の一端側にそれぞれ対
応して相補のアドレス信号により上記ヒューズ手段に電
流を流すＭＯＳＦＥＴを設け、上記ヒューズ手段の他端
がワイヤードオア論理構成にされて不良アドレスの判定
信号を形成するとともに、不良のアドレス信号によりオ
ン状態にされるＭＯＳＦＥＴに対応したヒューズ手段を
切断して不良アドレスの記憶を行うようにする。 【効果】 一対のヒューズとＭＯＳＦＥＴにより単位の
不良アドレスの記憶と比較部が構成でき、正規のデコー
ダと並行して動作して不良の部分を予備回路に切り替え
ることにより高速動作が可能になるとともに、それをマ
トリックス配置する等にして高密度に効率よく配置する
ことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えばダイナミック型ＲＡＭ（ランダム・アクセス
・メモリ）の不良アドレスの記憶とその不良アドレスへ
のアクセスを検出する冗長回路に利用して有効な技術に
関するものである。
【０００２】
【従来の技術】予備のワード線又はビット線（データ線
又はディジット線と呼ばれる場合もある）を設けて、不
良ビット線又は不良データ線の救済を行うようにしたダ
イナミック型ＲＡＭ（ランダム・アクセス・メモリ）が
ある。このようなダイナミック型ＲＡＭの欠陥救済技術
に関しては、例えば特開平３−２１４６９９号公報があ
る。
【０００３】
【発明が解決しようとする課題】従来のダイナミック型
ＲＡＭにあっては、ヒューズ手段等により不良アドレス
を記憶させると、その切断の有無に対応した相補の不良
アドレス信号を形成し、それとメモリアクセスにより入
力されたアドレス信号とをアドレス比較回路により比較
して、例えば不良のワード線を予備ワード線に切り替え
るようにして欠陥救済を行うものである。この構成で
は、不良が存在しないときにも、ヒューズが切断されな
い状態のアドレスが不良アドレスと見做されて予備回路
に切り替えられてしまうので、不良アドレスを記憶させ
たか否かを識別するイネーブル信号を形成して、上記不
良アドレスとの比較出力を有効にするようにするもので
ある。
【０００４】この構成では、不良アドレスへのアクセス
が検出されてから、予備回路に切り替えるようにする必
要があるため、メモリアクセス動作速度が遅くなってし
まう。そして、ヒューズ手段のような不良アドレスの記
憶部と、その読み出し部及びアドレス比較部とが混在し
てしまうために、必然的に回路のレイアウトが複雑にな
る結果、比較的大きな占有面積を必要としてしまうとい
う問題が生じる。
【０００５】この発明の目的は、動作の高速化とレイア
ウトの簡素化を図った冗長回路を備えた半導体記憶装置
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴は、本明細書の記述および添付図
面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、不良アドレスの各ビットに
対応して設けられてなる一対からなるヒューズ手段の一
端側にそれぞれ対応して相補のアドレス信号により上記
ヒューズ手段に電流を流すＭＯＳＦＥＴを設け、上記ヒ
ューズ手段の他端がワイヤードオア論理構成にされて不
良アドレスの判定信号を形成するとともに、不良のアド
レス信号によりオン状態にされるＭＯＳＦＥＴに対応し
たヒューズ手段を切断して不良アドレスの記憶を行うよ
うにする。
【０００７】
【作用】上記した手段によれば、一対のヒューズとＭＯ
ＳＦＥＴにより単位の不良アドレスの記憶と比較部が構
成でき、正規のデコーダと並行して動作して不良の部分
を予備回路に切り替えることにより高速動作が可能にな
るとともに、それをマトリックス配置する等にして高密
度に効率よく配置することができる。
【０００８】
【実施例】図１には、この発明に係る冗長回路の一実施
例の回路図が示されている。同図の各回路素子は、ダイ
ナミック型ＲＡＭを構成する他の回路とともに公知の半
導体集積回路の製造技術によって、単結晶シリコンのよ
うな１個の半導体基板上において形成される。
【０００９】この実施例では、４回路分の冗長回路が例
示的に示されている。そのうち、１つの冗長回路の回路
図が代表として示され、他の３回路分については点線の
ブラックボックスにより示されている。代表として示さ
れた冗長回路は、ＭＯＳＦＥＴＱ１とヒューズ手段Ｆを
単位として、相補アドレス信号に対応した数だけ設けら
れる。例えば、正規回路の１つのワード線を選択するの
に、Ａ０〜Ａ９のように１０ビットのアドレス信号が用
いられる場合には、上記アドレス信号に対して非反転と
反転からなる２０ビットの相補アドレス信号に対応して
２０個の単位回路が設けられる。
【００１０】上記ＭＯＳＦＥＴＱ１〜Ｑｎとヒューズ手
段Ｆ１〜Ｆ１ｎからなる冗長回路は、上記アドレス信号
線と並列に並べられて、上記ヒューズ手段Ｆ１〜Ｆｎの
一端にＭＯＳＦＥＴＱ１〜Ｑｎのドレインが接続され
る。ＭＯＳＦＥＴＱ１〜Ｑｎのソースは、回路の接地電
位点に接続される。そして、ＭＯＳＦＥＴＱ１〜Ｑｎの
ゲートにはバッファ回路としてのインバータ回路を通し
て相補アドレス信号がそれぞれ供給される。上記ヒュー
ズ手段Ｆ１〜Ｆｎの他端側はワイヤード論理形態に接続
されて判定回路の入力に接続される。
【００１１】判定回路は、特に制限されないが、その入
力部にプルアップ抵抗等が設けられてなるＣＭＯＳイン
バータ回路等のような電圧判定回路から構成される。上
記ヒューズ手段とＭＯＳＦＥＴからなる単位回路Ｆ１，
Ｑ１〜Ｆｎ，Ｑｎにおいていずれも電流パスが形成され
ないとき、上記プルアップ抵抗等によりハイレベルの信
号が判定回路に供給され、冗長回路の選択が行われる。
上記単位回路Ｆ１，Ｑ１〜Ｆｎ，Ｑｎにおいて、いずれ
か１つでも電流パスが形成されると、上記判定回路の入
力信号がロウレベルになって、冗長回路は非選択とされ
る。
【００１２】不良アドレスの記憶は、次のようにして行
われる。上記バッファ回路を通した相補アドレス信号の
うちハイレベルに対応されたヒューズ手段が切断され、
ロウレベルに対応されたヒューズ手段は切断されない。
例えば、一対のヒューズ手段Ｆ１が非反転のアドレス信
号ａ０に対応され、ヒューズ手段Ｆ２が反転のアドレス
信号／ａ０（ここで、／はバー信号を意味する）に対応
されているとすると、不良のアドレス信号Ａ０がロウレ
ベルのときには、バッファ回路により反転された非反転
のアドレス信号ａ０に対応されたヒューズ手段Ｆ１が切
断されるのに対して、非反転のアドレス信号／ａ０に対
応されたヒューズ手段Ｆ２は切断されない。以下、不良
アドレスＡ１〜Ａｎに対応して、一対のからなるヒュー
ズ手段のうち、バッファ回路の出力信号がハイレベルと
されたものが切断される。
【００１３】このようなヒューズ手段の選択的な切断
は、特に制限されないが、レーザー光線等のエネルギー
ビームを、ポリシリコン層や細いアルミニュウム線から
なるヒューズ手段に照射して、その切断を行うようにす
るものである。
【００１４】上記のようにして不良アドレスが記憶され
ている場合において、メモリアクセスにより上記アドレ
ス信号Ａ０がロウレベルにされると、バッファ回路を通
した非反転のアドレス信号ａ０のハイレベルによりＭＯ
ＳＦＥＴＱ１がオン状態にされ、反転のアドレス信号／
ａ０のロウレベルによりＭＯＳＦＥＴＱ２がオフ状態に
される。上記オン状態にされたＭＯＳＦＥＴＱ１に対応
されたヒューズ手段Ｆ１は切断されているので、電流パ
スが形成されない。上記切断されていないヒューズ手段
Ｆ２に対応したＭＯＳＦＥＴはオフ状態にされているの
で電流パスが形成されない。これに対して、メモリアク
セスにより上記アドレス信号Ａ０がロウレベルにされる
と、バッファ回路を通した非反転のアドレス信号ａ０の
ロウレベルによりＭＯＳＦＥＴＱ１がオフ状態にされ、
反転のアドレス信号／ａ０のハイレベルによりＭＯＳＦ
ＥＴＱ２がオン状態にされる。上記オン状態にされたＭ
ＯＳＦＥＴＱ２に対応されたヒューズ手段Ｆ２は切断さ
れていないので、電流パスが形成される。このようにし
て、２組のヒューズ手段Ｆ１，Ｆ２とＭＯＳＦＥＴＱ１
とＱ２は、不良アドレスの記憶と、そのワイヤード論理
によりアドレス比較動作を行うようにされる。
【００１５】他のアドレス信号Ａ１ないしＡｎにおい
て、上記のように電流パスが形成されないと、そのワイ
ヤード論理によりハイレベルの信号が形成されて、判定
回路においては不良アドレスへのアクセスを判定する。
他のアドレス信号Ａ１〜Ａｎのうち、１ビットでも上記
のように不一致のものがあると、その電流パスにより判
定回路は冗長回路を非選択とする。
【００１６】上記のワイヤード論理による判定出力は、
デコーダによるアドレス選択動作と並行して行うように
することができる。すなわち、いずれか１つでも電流パ
スが形成されると、直ちに冗長回路が非選択であるとい
う判定結果を得ることができる。このため、正規回路に
対応したデコーダ回路では上記判定回路の出力信号が非
選択出力であることを以て出力を有効にして正規回路を
選択するようにするものである。そして、判定回路が不
良アドレスへのアクセスを検出すると、それがそのまま
冗長回路の選択信号として用いられるとともに、デコー
ダの出力を無効にして正規回路側の選択動作を禁止す
る。
【００１７】この構成では、冗長回路の判定は、ワイヤ
ード論理による１段の論理回路により不良アドレスへの
アクセスが判定できるので、多数のワード線選択又はデ
ータ線選択のためのデコーダ回路の論理段より高速に動
作させることができ、多重選択防止のために上記判定回
路の出力が確定するまでの間、デコーダが正規回路を選
択しないようなタイミング調整も実質的に不必要になる
ので、高速なメモリアクセスが可能になる。なお、上記
タイミング調整を行うものとしても、実際上はデコーダ
による選択動作が遅くなるこは殆どない。
【００１８】正規回路側に不良が存在しない場合、ヒュ
ーズ手段の切断は行われない。このようにしても、正規
回路の特定のアドレスが不良アドレスとして冗長回路に
切り替えられてしまうことはない。上記のようにヒュー
ズ手段が１つも切断されないときには、アドレス信号Ａ
０〜Ａｎのうち、バッファ回路の出力信号がハイレベル
にされた半分の数（ｎ／２）のＭＯＳＦＥＴがオン状態
となって、切断されないヒューズ手段とによって電流パ
スを形成するので冗長回路が選択されることはない。こ
のため、従来の冗長回路のように、不良アドレスが書き
込まれていることを示すイネーブル用のヒューズ手段を
省略することができる。
【００１９】この実施例では、冗長回路のレイアウトを
効率よく行うようにするため、バッファ回路の出力線
が、上記ヒューズ列と直交するように延長される。すな
わち、残り３個の冗長回路は、上記例示的に示された回
路に対して縦積に構成される。格言すれば、上記バッフ
ァ回路の出力線からなるアドレス線と、ワイヤード論理
の出力線とが直交するように配列され、その交点にヒュ
ーズ手段とＭＯＳＦＥＴからなる単位回路がマトリック
ス配置される。この構成では、冗長回路をアレイ状に配
置できるので、冗長回路のレイアウト面積を大幅に低減
させることができる。
【００２０】ちなみに、従来のように不良アドレス用の
記憶を行うヒューズ手段の切断の有無に対応して不良ア
ドレス信号を形成するラッチ回路や、その出力により相
補の不良アドレス信号を形成する回路及びアドレス比較
回路を用いるものでは、必然的にランダム論理回路とな
ってしまい、ヒューズ手段を含めて効率のよいレイアウ
トが出来ないばかりか、アドレス比較動作が複数段の論
理からなるためその動作も遅くなってしまうものであ
る。
【００２１】図２には、この発明に係る冗長回路の他の
一実施例の回路図が示されている。この実施例では、前
記図１の実施例のヒューズ手段ＦとＭＯＳＦＥＴＱとが
不揮発性記憶素子Ｍ１〜Ｍｎに置き換えられる。他の構
成は、前記図１の実施例と同様である。不揮発性記憶素
子Ｍ１〜Ｍｎは、フローティングゲートとコントロール
ゲートからなるスタックドゲート構造の記憶素子であ
り、ＥＰＲＯＭに用いられるような記憶素子が利用され
る。ただし、ＥＰＲＯＭのように消去が不要であるの
て、パッケージに消去用の窓を設ける等の消去機能が省
略される。
【００２２】上記記憶素子Ｍ１〜Ｍｎは、そのフローテ
ィングゲートに電荷が注入されると、しきい値電圧が高
くされる。すなわち、コントロールゲートに入力される
ハイレベルの入力電圧に対して、オフ状態になるような
しきい値電圧を持つようにされる。これは、ＭＯＳＦＥ
ＴＱ１とヒューズ手段Ｆ１からなる単位回路において、
ヒューズ手段Ｆ１を切断した状態と等価な動作となる。
これに対して、フローティングゲートに電荷を注入しな
いものは、コントロールゲートに入力されるハイレベル
の入力信号に対してオン状態になるようなしきい値電圧
を持つようにされる。これは、ＭＯＳＦＥＴＱ１とヒュ
ーズ手段Ｆ１からなる単位回路において、ヒューズ手段
Ｆ１を切断しない状態と等価な動作となる。
【００２３】このようにして、不揮発性記憶素子Ｍ１〜
Ｍｎのフローティングゲートへの選択的な電荷の注入に
よって不良アドレスの書き込みを行い、コントロールゲ
ートにアドレス信号を供給して、ドレインをワイヤード
論理構成に接続することにより前記図１の実施例と同様
な動作を行わせることができる。
【００２４】なお、上記のような不良アドレスの書き込
みのために、コントロールゲートとドレインには比較的
高い電圧が供給される。すなわち、コントロールゲート
の電圧を約１２Ｖのような高電圧にし、ドレインに１０
Ｖ程度の高電圧を供給し、ドレイン近傍でホットキャリ
アを発生させ、それをフローティングゲートに注入して
上記のような書き込み動作を行わせる。
【００２５】このため、コントロールゲートが接続され
るアドレス線と、ドレインが接続されるワイヤード論理
出力線には、特に制限されないが、書き込み用のパッド
が設けられる。つまり、不良アドレスの書き込み動作
は、プロービング工程で行われればよいから、上記のよ
うなパッドにプローブを当てて、上記のような高電圧を
供給して、選択的な書き込み動作を行うようにすればよ
い。
【００２６】この他、ＥＰＲＯＭやＥＥＰＲＯＭのよう
な書き込み回路を内蔵させることにより、パッケージ封
入後でも欠陥救済が可能である。
【００２７】図４と図５には、この発明に係るダイナミ
ック型ＲＡＭの要部一実施例のブロック図が示されてい
る。図４には、メモリアレイとその周辺選択回路が示さ
れ、図５にはアドレスバッファやデータ入出力バッファ
のような入出力インターフェイス部とタイミング制御回
路が示されている。
【００２８】図４において、２つのメモリマットＭＡＴ
０とＭＡＴ０に挟まれてセンスアンプＳＡ０１が設けら
れる。すなわち、センスアンプＳＡ０１は、２つのメモ
リマットＭＡＴ０とＭＡＴ１に対して選択的に用いられ
るシェアードセンス方式のセンスアンプとされる。セン
スアンプＳＡ０１の入出力部には、図示しないが選択ス
イッチが設けられてメモリマットＭＡＴ０又はＭＡＴ１
の相補ビット線に接続される。
【００２９】他のメモリマットＭＡＴ２，ＭＡＴ３や、
ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ
一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ
４５及びＳＡ６７が共通に設けられる。上記のような合
計８個のメモリマットと４個のセンスアンプにより、１
つのメモリアレイＭＡＲＹ０が構成される。このメモリ
アレイＭＡＲＹ０に対してＹデコーダＹＤが設けられ
る。ＹデコーダＹＤを挟んで対称的にメモリアレイＭＡ
ＲＹ１が設けられる。このメモリアレイＭＡＲＹ１は、
内部構成が省略されているが、上記メモリアレイＭＡＲ
Ｙ０と同様な構成にされる。
【００３０】各メモリマットＭＡＴ０〜ＭＡＴ７におい
て、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデ
コーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出
力信号アドレス信号ＡＸｉを解読して４本分のワード線
選択信号を形成する。このデコーダＸＤ０〜ＸＤ７と次
に説明するマット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴ
ＣＴＲＬ６７の出力信号とによってワード線の選択信号
を形成するワードドライバＷＤ０〜ＷＤ７が設けられ
る。このワードドライバには、欠陥救済のための予備の
ワード線に対応したものも含まれる。
【００３１】上記一対のメモリマットＭＡＴ０，ＭＡＴ
１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設け
られる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ
３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回
路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣ
ＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲ
Ｌ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉ
と信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下
位２ビットのアドレス信号の解読信号とを受けて、選択
されたメモリマットに対した１つのマット制御回路にお
いて、４本のワード線の中の１本を選択する選択信号Ｘ
ｉＢ等を出力する。この他に、上記選択されたメモリマ
ットに対応して左右いずれかのメモリマットに対応した
ビット線選択スイッチをオン状態のままとし、非選択の
メモリマットに対応したビット線選択スイッチをオフ状
態にする選択信号や、センスアンプの増幅動作を開始さ
せるタイミング信号を出力する。
【００３２】不良ワード線へのアクセスが行われたとき
には、前記判定回路により形成された信号ＸＥのロウレ
ベルにより上記選択信号ＸｉＢ等を出力が禁止されるの
で不良ワード線の選択動作が停止される。これに代え
て、冗長回路側の選択信号ＸＲｉＢが形成されるので、
予備のワード線が選択状態にされる。
【００３３】図５において、タイミング制御回路ＴＧ
は、外部端子から供給されるロウアドレスストローブ信
号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、
ライトイネーブル信号ＷＥＢ及びアウトプットイネーブ
ル信号ＯＥＢを受けて、動作モードの判定、それに対応
して内部回路の動作に必要な各種のタイミング信号を形
成する。上記各信号は、ロウレベルがアクティブレベル
にされる信号である。
【００３４】信号Ｒ１とＲ２は、ロウ系の内部タイミン
グ信号である。タイミング信号φＸＬは、ロウ系アドレ
スを取り込んで保持させる信号であり、ロウアドレスバ
ッファＲＡＢに供給される。すなわち、ロウアドレスバ
ッファＲＡＢは、上記タイミング信号φＸＬによりアド
レス端子Ａ０〜Ａｉから入力されたアドレスを取り込ん
でラッチ回路に保持させる。
【００３５】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。
【００３６】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。
【００３７】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００３８】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。
【００３９】タイミング信号φＭＳは、マット選択動作
を指示する信号であり、ロウアドレスバッファＲＡＢに
供給され、このタイミングに同期してマット選択信号Ｍ
Ｓｉが出力される。タイミング信号φＳＡは、センスア
ンプの動作を指示する信号である。このタイミング信号
φＳＡに基づいて、センスアンプの活性化パルスが形成
されることの他、相補ビット線のプリチャージ終了動作
や、非選択のメモリマット側のビット線を切り離す動作
の制御信号を形成するにも用いられる。
【００４０】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＤＥが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、図１又は図２のような不良アドレ
スを記憶させる記憶回路とワイヤード論理によるアドレ
ス比較と判定回路とを含んでいる。記憶された不良アド
レスに対応されたヒューズ手段の切断又は不揮発性記憶
素子への書き込みとロウアドレスバッファＲＡＢから出
力される内部アドレス信号ＢＸｉとを比較して不一致の
ときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウ
レベルにして、正規回路の動作を有効にする。上記入力
された内部アドレス信号ＢＸｉと記憶されり不良アドレ
スとが一致すると、信号ＸＥをロウレベルにして正規回
路の不良ワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして１つの予備ワード線を選択
する選択信号ＸＲｉＢを出力させる。
【００４１】図５では、省略されているが、上記ロウ系
の回路と同様な回路がカラム系にも設けられており、そ
れによって不良ビット線に対するメモリアクセスを検出
すると、カラムデコーダＹＤによる不良ビット線の選択
動作を停止させ、それに代えて、予備に設けられている
ビット線を選択する選択信号が形成される。
【００４２】上記実施例から得られる作用効果は、下記
の通りである。すなわち、 （１） 不良アドレスの各ビットに対応して設けられて
なる一対からなるヒューズ手段の一端側にそれぞれ対応
して相補のアドレス信号により上記ヒューズ手段に電流
を流すＭＯＳＦＥＴを設け、上記ヒューズ手段の他端が
ワイヤードオア論理構成にされて不良アドレスの判定信
号を形成するとともに、不良のアドレス信号によりオン
状態にされるＭＯＳＦＥＴに対応したヒューズ手段を切
断して不良アドレスの記憶を行うようにすることによ
り、不良アドレスの記憶と比較部が構成でき、正規のデ
コーダと並行して動作して不良の部分を予備回路に切り
替えることにより高速動作が可能になるという効果が得
られる。
【００４３】（２） 上記ＭＯＳＦＥＴとヒューズ手段
からなる単位回路をアドレス入力線に対して縦積に構成
してマトリックス配置することにより、高密度にレイア
ウトすることができると言う効果が得られる。
【００４４】（３） 不揮発性記憶素子を用いることに
より、上記（１）と（２）と同様に高速化と高密度のレ
イアウトができるという効果が得られる。
【００４５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図３
に示されているように、ヒューズ手段とＭＯＳＦＥＴか
らなる単位回路は、複数回路分を並べて配置するもので
あってもよい。この構成においては、ヒューズ手段を一
直線上に並べて配置することができるから、レーザー光
線より切断するときの位置制御が簡単にできるものとな
る。
【００４６】図４において、同様なメモリアレイとＹデ
コーダを設けて、４つのメモリアレイにより１つのダイ
ナミック型ＲＡＭを構成してもよい。また、４つのメモ
リアイレを１組として、それを４組設けて１つのダイナ
ミック型ＲＡＭを構成するようにしてもよい。このよう
に、ダイナミック型ＲＡＭの実際のメモリアレイの構成
は、種々の実施形態を採ることができる。
【００４７】この発明は、ダイナミック型ＲＡＭやスタ
ティック型ＲＡＭの他に、各種ＲＯＭにも適用できる。
ＲＡＭやＲＯＭは、１つのメモリ集積回路を構成するも
の他、マイクロコンピュータ等のようなディジタル集積
回路に内蔵されるものであってもよい。
【００４８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、不良アドレスの各ビットに
対応して設けられてなる一対からなるヒューズ手段の一
端側にそれぞれ対応して相補のアドレス信号により上記
ヒューズ手段に電流を流すＭＯＳＦＥＴを設け、上記ヒ
ューズ手段の他端がワイヤードオア論理構成にされて不
良アドレスの判定信号を形成するとともに、不良のアド
レス信号によりオン状態にされるＭＯＳＦＥＴに対応し
たヒューズ手段を切断して不良アドレスの記憶を行うよ
うにすることにより、不良アドレスの記憶と比較部が構
成でき、正規のデコーダと並行して動作して不良の部分
を予備回路に切り替えることにより高速動作が可能にな
る。
【図面の簡単な説明】
【図１】この発明に係る冗長回路の一実施例を示す回路
図である。
【図２】この発明に係る冗長回路の他の一実施例を示す
回路図である。
【図３】この発明に係る冗長回路の他の一実施例を示す
回路図である。
【図４】この発明に係るダイナミック型ＲＡＭにおける
メモリアレイ部と周辺回路の一実施例を示すブロック図
である。
【図５】この発明に係るダイナミック型ＲＡＭにおける
入出力インターフェイス部とタイミング制御回路の一実
施例を示すブロック図である。
【符号の説明】
ＭＡＴ０〜ＭＡＴ７…メモリマット、ＭＡＲＹ０，ＭＡ
ＲＹ１…メモリアレイ、ＸＤ０〜ＸＤ７…デコーダ回
路、ＷＤ０〜ＷＤ７…ワードドライバ、ＳＡ０１〜ＳＡ
６７…センスアンプ、ＹＤ…カラムデコーダ回路、ＭＡ
ＴＣＴＲＬ０〜ＭＡＴＣＴＲＬ３…マット制御回路、Ｔ
Ｇ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ
…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッ
ファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュ
アドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ
回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ
回路。
フロントページの続き (72)発明者 川村 昌靖 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 不良アドレスの各ビットに対応して設け
    られてなる一対からなるヒューズ手段と、上記一対のヒ
    ューズ手段の一端側にそれぞれ対応して設けられ、相補
    のアドレス信号により上記ヒューズ手段に電流を流すＭ
    ＯＳＦＥＴと、上記ヒューズ手段の他端がワイヤードオ
    ア論理構成にされて不良アドレスの判定信号が形成さ
    れ、不良のアドレス信号によりオン状態にされるＭＯＳ
    ＦＥＴに対応したヒューズ手段を切断して、不良アドレ
    スの記憶を行うようにしてなる冗長回路を備えてなるこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】 複数ビットからなる相補のアドレス信号
    が伝えられる信号線によりスイッチ制御されて、複数の
    予備回路に対応して設けられた複数個のＭＯＳＦＥＴ
    と、１つの予備回路に対応するＭＯＳＦＥＴのドレイン
    に一端が接続され、他端が上記アドレス信号が伝えられ
    る信号線と直交するように出力線に共通に接続されてて
    ワイヤード論理が採られることにより、複数の予備回路
    に対応してヒューズ手段とＭＯＳＦＥＴとがマトリック
    ス配置されるものであることを特徴とする請求項１の半
    導体記憶装置。
  3. 【請求項３】 複数ビットからなる相補のアドレス信号
    が伝えられる信号線にコントロールゲートが接続され、
    複数の予備回路に対応して設けられた複数個の不揮発性
    記憶素子と、１つの予備回路に対応する不揮発性記憶素
    子のドレインが上記アドレス信号が伝えられる信号線と
    直交するように出力線に共通に接続されてワイヤード論
    理が採られることにより、複数の予備回路に対応して不
    揮発性記憶素子がマトリックス配置され、不良アドレス
    によりハイレベルにされる信号線に対応した不揮発性記
    憶素子がオフ状態になるようにフローティングゲートに
    電荷の注入をして不良アドレスの記憶を行わせる冗長回
    路を備えてなることを特徴とする半導体記憶装置。
JP5181957A 1993-06-28 1993-06-28 半導体記憶装置 Withdrawn JPH0785689A (ja)

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