JPH04147073A - 半導体装置のテストモード設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置のテストモード回路に関し、特にリ
セット端子から入力されるシリアルデータを、他入力端
子に入力されるクロックで取り込み、そのデータによっ
てテストモードを設定するテストモード設定回路に関す
る。

〔従来の技術〕

従来のテストモード回路は、テスト専用端子（１端子ま
たはテストモードの数によっては複数端子）を設けるか
、または第３図に示すように、テストモード時にリセッ
ト端子１に〔電源電圧ＶＤＤ＋α〕を印加することによ
って、テストモード信号をアクティブにする回路がある
。

第３図において、従来のテストモード設定回路は、リセ
ット端子１と、Ｐ、Ｎチャネルトランジスタ２７．２８
の直列体と、節点出力２３をＩ入力とする２段のラッチ
２４と、２個のＮＡＮＤゲートからなるＲＳラッチ３１
と、パワーオン検出部２５と、テストモード信号２６の
出力端子とを備えている。

次に第３図の動作について第４図を用いて説明する。第
４図において、パワーオンされると、パワーオン検出部
２５の出力信号３０が“ハイ”になり、一方リセット端
子１にローレベルが印加（区間Ａ）されているときは、
Ｎチャネルトランジスタ２８が“オン”状態のため、ラ
ッチ２４の出力はローレベルである。このため、ＲＳラ
ッチ３１は信号３０によりリセットされた状態で、テス
トモード信号２６はローレベルのままであるため、テス
トモードには遷移しない。リセット端子１に〔ｖＤＤ＋
α〕が印加されると（区間Ｂ）、Ｐチャネル（ｃｈ））
ランジスタ２７がＯＮＬ、Ｎｃｈトランジスタ２８は負
荷トランジスタと考えられ、節点出力２３の部分にはト
ランジスタ２７のジャンクジタン電圧Ｖア分だけ減圧さ
れた（Ｖｏｏ＋α−ＶＴ　　（＞Ｖｏｏ）　）の電圧が
生じ、う、チ２４の出力はハイレベルとなる。このとき
、パワーオン検出部の出力３０はすでにローレベルにな
っているため、ＲＳラッチ３１がセットされ、テストモ
ード信号２６がハイレベルになり、テストモード（区間
Ｃ）に遷移する。

〔発明が解決しようとする課題〕

このような従来のテストモード設定回路のうち、前者は
テスト端子の増加によって半導体装置のセットに対する
占有面積が大きくなるので、セットの小型化が困難にな
り、また後者についてはテストモードを使用する半導体
装置開発者が評価および選別のためＬＳＩテスタなどで
テストモードに設定するわけであるが、ユーザーが通常
モードでＬＳＩを使用する際、電源ノイズなどによりリ
セット端子にＣＶｏｏ＋α〕以上の電圧が印加されると
、テストモードに遷移してしまうため、通常モードとし
ての機能を果さなくなってしまうなどのｒｊＩ題点があ
った。

本発明の目的は、前記問題点が解決され、セットに対す
る占有面積が小さくて済み、電源ノイズ等で通常モード
からテストモードに移行することのないようにした半導
体装置のテストモード設定回路を提供することにある。

〔課題を解決するための手段〕

本発明の半導体装置のテストモード設定回路の構成は、
リセット端子から入力されたリセット信号に続くｎビッ
トのシリアルデータを、他入力端子から入力されたｎ発
のクロックでｎビットシフトレジスタに取り込み、その
取り込んだデータによってテストモードを決定するテス
トモード判定部と、前記リセット信号から内部リセット
信号を生成する内部リセットコントロール部とを備えた
ことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のテストモード設定回路を示
すブロック図であり、第２図は第１図のｎ＝４（テスト
モードコード１０１１）のときのタイミング図である。

本実施例のテストモード設定回路は、内部リセットコン
トロール部Ａと、テストモード判定部Ｂと、リセット端
子１と、入力端子２と、内部リセット信号３の出力端子
と、（テストモード１〜テストモードｍ）４の出力端子
とを備えている。ここで、内部リセットコントロール部
Ａは、立下り検出部５と、パワーオン検出部１１と、Ｓ
Ｒクラッチと、ＡＮＤゲート１４とを有する。また、テ
ストモード判定部Ｂは、ｎビットシフトレジスタ７と、
デコーダ８と、カウンタ９と、立上り検出部１０と、ラ
ッチ１３とを有する。

即ち、本実施例の半導体装置のテストモード設定回路の
構成は、リセット入力から内部リセット信号を生成し、
その後に入力されてくるテストモード設定用シリアルデ
ータは内部リセット信号として採用しないリセットコン
トロール部と、リセット入力の中のｎビットのテストモ
ード設定用シリアルデータを他入力端子からのクロック
で取り込むｎビットシフトレジスタと、このｎビットシ
フトレジスタが取り込んだデータが、あらかじめ設定さ
れたテストモードコードと一致しているかどうかを判定
するテストモード判定部・とを備えている。

今、パワーオンされると、パワーオン検出部１１がハイ
レベルを出力し、ＳＲクラッチはリセットされ、゛ζ−
出力がハイレベルとなるため、リセット端子１の入力は
そのまま内部リセット信号３として内部回路に伝達され
る。次に、リセット端子１の入力がハイからローレベル
になると、立下り検出部５が、ハイレベルを１周期分出
力し、ＳＲラッチ６はセットされ、−ζ−出力がローベ
ルになるため、その後の内部リセット信号３はローレベ
ルとなり、結局内部リセット信号３は、本来のリセット
入力分たけハイレベルとなり、内部回路をリセットする
。

次にリセット端子１にテストモード設定用シリアルデー
タ（ｎビット）が入力端子２からのクロック入力に同期
して入力されると、ｎビットシフトレジスタ７にシリア
ルデータが取り込まれる。

入力端子２から入力されたクロックは、カウンタ９によ
りカウントされ、０回カウントすると、カウンタ９はハ
イレベルになり、カウンタ９の立上り検出部１０によっ
て作られるクロックで、ｎビットシフトレジスタ７に取
り込んだデータをデコードするデコーダ８の出力をラッ
チ１２でラッチする。

このとき、デコーダ８はあらかじめ設定されたテストモ
ードコードをデコードして、アクティブになるように設
計しておけば、テストモード設定コードがリセット端子
１に入力されていたときは、テストモード信号４はアク
ティブになり、テストモードに遷移する。また、テスト
モードがｍ種類あるときは、第１図に示すように、デコ
ーダ８をそれぞれのテストモードの種類に対応したテス
トモードコードをデコードするように設計し、ラッチ１
３もｍ個用い、テストモード信号４をｍビット出力する
ことにより、テストモードの種類も容易に区別できる。

〔発明の効果〕

以上説明したように、本発明は、特にテスト専用端子を
用いずセットでの占有面積が小さくしかも本来リセット
入力されてから変化することのないリセット端子にシリ
アルデータを入力し、外部から他入力端子に同期クロッ
クを入力することにより、シリアルデータを内部シフト
レジスタに取り込んでそのデータを判定してからテスト
モードに遷移するため、誤動作が極めて少ないテストモ
ード設定ができ、複数のテストモード設定も、リセット
入力端子からのシリアルデータを変更することにより容
易に行なえるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体装置のテストモード
設定回路を示すブロック図、第２図は第１図の実施例の
タイミング図、第３図は従来のテストモード設定回路の
動作を示すブロック図、第４図は第３図の動作を示すタ
イミング図である。 １・・・リセット端子、２・・・入力端子、３・・・内
部ＩＪ上セツト号、４・・・テストモード１〜テストモ
ードｍ１５・・・リセット端子入力の立下り検出部、６
・・・セット／リセットラッチ、７・・・ｎビットシフ
トレジスタ、８・・・デコーダ、９・・・入力端子への
クロック人力カウンタ、１０・・・ｎカウント立上り検
出ｇ、ＩＬ２５・・・パワーオンＭ出ｉ、１３・・・ｍ
ビットラッチ、２２・・・信号（φ）、２３・・・節点
出力、２４・・・ラッチ、２６・・・テストモード信号
、２７．２８・・・トランジスタ、３１・・・ＲＳラッ
チ。

Claims (1)

【特許請求の範囲】
1. リセット端子から入力されたリセット信号に続くｎビッ
   トのシリアルデータを、他入力端子から入力されたｎ発
   のクロックでｎビットシフトレジスタに取り込み、その
   取り込んだデータによってテストモードを決定するテス
   ト、モード判定部と、前記リセット信号から内部リセッ
   ト信号を生成する内部リセットコントロール部とを備え
   たことを特徴とする半導体装置のテストモード設定回路
   。