JPH0772204A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 動作テストにおいて、信号レベルが同時に変
化する出力データ信号の数を低減し、テスト対象の半導
体集積回路の誤動作および良否判定の誤りを低減させ
る。 【構成】 ＬＳＩ１において、ＬＳＩ内部回路２から出
力されるデータ信号が出力バッファ３１，３２，３３に
与えられる。出力バッファ３１，３２，３３のそれぞれ
は、与えられたデータ信号に応答して出力データ信号を
出力する。出力バッファ３１，３２，３３のそれぞれに
対応してテスト用制御回路３１０，３２０，３３０が設
けられる。動作テスト時において、テスト用リセット入
力ピン９１およびテスト用クロック入力ピン９２からテ
スト用リセット信号ｔｒおよびテスト用クロック信号ｔ
ｃが入力される。これらの信号に基づいて、テスト用制
御回路３１０〜３３０は出力バッファ３１〜３３の出力
状態を一旦高インピーダンス状態とした後、出力バッフ
ァ３１〜３３を順次スルー状態とする制御を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路に関
し、特に、外部入力信号に応答する外部出力信号の判定
に基づく動作テストが行なわれる半導体集積回路に関す
るものである。

【０００２】

【従来の技術】図８は、従来の半導体集積回路（以下Ｌ
ＳＩと称する）の基本構成の一例を示す模式的回路図で
ある。図８を参照して、ＬＳＩ１０２は、ＬＳＩ内部回
路２および出力バッファ３１，３２，３３を含む。ＬＳ
Ｉ１０２には、電源ピン４、クロック入力ピン５、デー
タ入力ピン６，６，６、出力ピン７１，７２，７３およ
びグランドピン８が設けられる。

【０００３】電源ピン４は電源電位を受け、グランドピ
ン８は接地電位を受ける。クロック入力ピン５は、外部
クロック信号であるクロック信号を受ける。データ入力
ピン６，６，６のそれぞれは、外部入力データ信号であ
る入力データ信号を受ける。出力ピン７１，７２，７３
のそれぞれからＬＳＩ１０２の外部に外部出力データ信
号である出力データ信号が出力される。

【０００４】データ処理手段であるＬＳＩ内部回路２
は、電源ピン４から電源電位を受けるとともにグランド
ピン８から接地電位を受ける。さらに、ＬＳＩ内部回路
２は、クロック入力ピン５からクロック信号を受け、デ
ータ入力ピン６，６，６のそれぞれから入力データ信号
を受ける。

【０００５】動作において、ＬＳＩ内部回路２は、クロ
ック信号が入力されるごとに入力データ信号を取り込
む。そして、ＬＳＩ内部回路２は、所定の信号処理を行
なって、その処理結果としてのデータ信号を出力バッフ
ァ３１，３２，３３のそれぞれに与える。

【０００６】出力バッファ３１，３２，３３のそれぞれ
は、電源ピン４から電源電位を受けるとともにグランド
ピン８から接地電位を受けて動作する。その動作におい
て、出力バッファ３１，３２，３３のそれぞれは、与え
られたデータ信号の電流駆動能力を増幅し、その結果と
しての出力データ信号を出力ピン７１，７２，７３に与
える。

【０００７】これにより、出力バッファ３１からの出力
データ信号が出力ピン７１を介して外部に出力される。
出力ピン３２からの出力データ信号が出力ピン７２を介
して外部に出力される。出力バッファ３３からの出力デ
ータ信号が出力ピン７３を介して外部に出力される。

【０００８】このようなＬＳＩ１０２においては、ＬＳ
Ｉテスタを用いた動作テストが行なわれる。その動作テ
ストにおいては、クロック入力ピン４からテストのため
のクロック信号が入力されるとともにデータ入力ピン
６，６，６からテストのための入力データ信号が入力さ
れ、これらの入力信号に応答して出力ピン７１，７２，
７３のそれぞれから出力される出力データ信号が正常で
あるか否かがＬＳＩテスタによって判定される。

【０００９】以下に、その動作テストについて詳細に説
明する。まず、動作テスト時の環境について説明する。
動作テストは、ＬＳＩテスタとテスト対象のＬＳＩとを
テストボードを介して接続した装置により行なわれる。
図９は、ＬＳＩテスタを用いたテストを行なう装置の模
式的回路図である。

【００１０】図９を参照して、ＬＳＩテスタは、電源ユ
ニット１５、グランドユニット１６およびコンパレータ
１７０を含む。電源ユニット１５は、テスト用の電源電
位を発生させる。グランドユニット１６は、テスト用の
接地電位を発生させる。コンパレータ１７０は、ＬＳＩ
１から出力される出力データ信号が正常であるか否かを
判定するための回路であり、図９においては、このコン
パレータ１７０を表わすものとして、コンパレータ１７
０により形成される静電容量１７，１７，１７が示され
る。

【００１１】テストボード１１は、電源配線１２、グラ
ンド配線１３および信号配線１４，１４，１４を含む。
電源配線１２は、一端が電源ユニット１５に接続され
る。グランド配線１３は、一端がグランドユニット１６
に接続される。信号配線１４，１４，１４のそれぞれの
一端が静電容量１７，１７，１７のそれぞれに接続され
る。

【００１２】テスト対象のＬＳＩ１０２は、テストボー
ド１１に取付けられる。この場合、電源ピン４が電源配
線１２に接続され、グランドピン８がグランド配線１３
に接続され、出力ピン７１，７２，７３が信号配線１
４，１４，１４に接続される。

【００１３】このような構成により、テスト対象のＬＳ
Ｉ１０２は、電源ピン４１が電源ユニット１５から電源
配線１２を介して電源電位を受け、グランドピン８がグ
ランドユニット１６からグランド配線１３を介して接地
電位を受ける。そして、クロック入力ピン５から入力さ
れるクロック信号およびデータ入力ピン６，６，６から
入力される入力データ信号に応答して、出力データ信号
が、出力ピン７１，７２，７３から信号配線１４，１
４，１４を介して静電容量１７，１７，１７に供給され
る。

【００１４】次に、動作テスト時におけるＬＳＩ１０２
の動作について説明する。図１０は、動作テスト時のＬ
ＳＩにおけるクロック信号および出力データ信号のタイ
ミングチャートである。

【００１５】図１０においては、クロック入力ピン４か
ら入力されるクロック信号Ｃと出力ピン７１，７２，７
３から出力される出力データ信号、すなわち、出力バッ
ファ３１，３２，３３から出力される出力データ信号Ｏ
７１，Ｏ７２，Ｏ７３とが示される。

【００１６】図１０を参照して、クロック信号Ｃの１周
期がテストサイクル０，１，２，…（ｎ−１），ｎ，
（ｎ＋１），…の１周期として表される。

【００１７】動作テスト時においては、所定のテストサ
イクルｎにおいて、出力データ信号Ｏ７１，Ｏ７２，Ｏ
７３のそれぞれの信号レベルが論理レベル「０」から論
理レベル「１」に同時に変化させられる。

【００１８】この場合、ＬＳＩ内部回路２から出力され
る複数のデータ信号が同時に論理レベル「０」から論理
レベル「１」に変化することにより、出力バッファ３
１，３２，３３のそれぞれから出力される出力データ信
号Ｏ７１，Ｏ７２，Ｏ７３が論理レベル「０」から論理
レベル「１」に変化するのである。

【００１９】ところが、このように出力バッファ３１，
３２，３３のそれぞれから出力される出力データ信号の
論理レベルが「０」から「１」に同時に変化すると、電
源ピン４における電圧が低下するという問題が生じる。
以下に、その問題について詳細に説明する。

【００２０】図１１は、ＬＳＩ１０２の出力データ信号
が論理レベル「０」の場合における出力バッファ３１，
３２，３３の状態をモデル化した模式図である。図１１
を参照して、出力バッファ３１，３２，３３の１つを代
表して示す出力バッファ３は、一種のスイッチング素子
である。このため、出力バッファ３は、可動接点３ａと
２つの固定接点３ｂ，３ｃとを有する切換スイッチとし
て表すことができる。

【００２１】出力バッファ３の第１の固定接点３ｂは、
電源ピン４、抵抗Ｒ１２を介して電源ユニット１５に接
続される。この抵抗Ｒ１２は、電源配線１２によって形
成される抵抗成分である。第２の固定接点３ｃは、グラ
ンドユニット１６に接続される。可動接点３ａは、静電
容量１７に接続される。

【００２２】このような構成のモデルにおいて、出力バ
ッファ３の論理レベルが「０」である場合は、可動接点
３ａが第２の固定接点３ｃに接続される。この場合は、
電源ユニット１５から静電容量１７に向けて電流が流れ
ない。したがって、電源ピン４における電圧Ｖ１は、電
源ユニット１５の電圧Ｖ２と等しい。すなわち、電源ユ
ニット１５によって発生させられる電圧がそのまま電源
ピン４に印加される状態となっている。

【００２３】一方、ＬＳＩ１０２の出力データ信号が論
理レベル「１」の場合には、出力バッファ３の状態は次
のようになる。図１２は、ＬＳＩ１０２の出力データ信
号が論理レベル「１」の場合における出力バッファ３
１，３２，３３の状態をモデル化した模式図である。図
１２において図１１と一致する部分には同一の参照符号
を付し、その説明を省略する。

【００２４】図１２を参照して、出力バッファ３の論理
レベルが「１」である場合は、可動接点３ａが第１の固
定接点３ｂに接続される。この場合は電源ユニット１５
から静電容量１７に向けて充電電流Ｉ（ｔ）が流れる。

【００２５】この充電電流Ｉ（ｔ）は、静電容量１７
が、図１１に示されるように出力バッファ３によってグ
ランドユニット１６に接続されて放電がなされ、静電容
量の電圧が０Ｖであった状態から、図１２に示されるよ
うに静電容量１７が電源ユニット１５に接続されてその
電圧が上昇するためである。

【００２６】このように、充電電流Ｉ（ｔ）が流れる
と、抵抗Ｒ１２に電流が流れるので、電源ユニット１５
における電圧Ｖ２と電源ピン４における電圧Ｖ１との間
に電圧差が生じる。その電圧差（Ｖ２−Ｖ１）は、抵抗
Ｒ１２の抵抗値をＲとした場合、下記（１）式にて表さ
れる。

【００２７】Ｖ２−Ｖ１＝Ｒ・Ｉ（ｔ） …（１） すなわち、出力バッファ３から出力される出力データ信
号の論理レベルが「０」から「１」に変化すると、電源
ピン４における電圧Ｖ１が電源ユニット１５における電
圧Ｖ２よりも低くなるのである。このような電圧Ｖ１の
低下は、論理レベルが「０」から「１」に同時に変化す
る出力データ信号の数が増加するにしたがって大きくな
る。それは、複数の出力バッファが同時に動作するから
である。

【００２８】

【発明が解決しようとする課題】このように、電圧Ｖ１
が電圧Ｖ２よりも低くなると、テスト対象のＬＳＩ１０
２における入力信号に対する出力信号の遅延時間が長く
なるなどテスト対象のＬＳＩ１０２の電気特性に変化が
生じる。

【００２９】このようなテスト対象のＬＳＩ１０２の電
気特性の変化は、動作テストにおけるＬＳＩの誤動作の
原因となり、ＬＳＩの動作テストの良否判定を誤る原因
となる。

【００３０】そして、電源ピン４の電圧Ｖ１の低下は、
論理レベルが同時に変化する出力データ信号の数が多く
なるにしたがって大きくなるので、テスト対象のＬＳＩ
の誤動作および良否判定の誤りは、論理レベルが同時に
変化する出力データ信号の数が多くなるに従って発生し
やすくなるという問題があった。

【００３１】この発明は、このような問題を解決するた
めになされたものであり、動作テストにおいて、論理レ
ベルが同時に変化する出力データ信号の数を低減し、テ
スト対象の誤動作および良否判定の誤りを低減すること
を可能とする半導体集積回路を提供することを目的とす
る。

【００３２】

【課題を解決するための手段】この発明は、外部入力信
号に応答する外部出力信号の判定に基づく動作テストが
行なわれる半導体集積回路であって、電源ノード、クロ
ック入力ノード、データ入力ノード、複数の出力ノー
ド、データ処理手段、出力バッファを含む出力バッファ
手段およびテスト用制御手段を備える。

【００３３】電源ノードは電源電圧を受ける。クロック
入力ノードは外部クロック信号が入力される。データ入
力ノードは外部入力データ信号が入力される。複数の出
力ノードは外部出力データ信号が出力される。

【００３４】データ処理手段は、前記外部クロック信号
および前記入力データ信号に応答して複数のデータ信号
を発生させる。

【００３５】複数の出力バッファ手段は、前記データ処
理手段と前記複数の出力ノードのそれぞれとの間に設け
られ、前記電源電圧を受けて動作し、前記複数のデータ
信号のそれぞれを受け、そのデータ信号に応答する外部
出力データ信号を前記複数の出力ノードのそれぞれに与
える。

【００３６】出力バッファ手段の各々に含まれる３状態
出力バッファは、受けたデータ信号に応答した外部出力
データ信号を出力させる第１の状態および高インピーダ
ンスの第２の状態のいずれかの動作状態に制御される。

【００３７】テスト用制御手段は、前記動作テストにお
いて前記複数の出力バッファ手段のそれぞれの動作状態
を前記第２の状態から前記第１の状態に切換える制御を
する。

【００３８】

【作用】この発明によれば、動作テストを行なう場合に
おいて、テスト用制御手段が出力バッファ手段のそれぞ
れの動作状態を第２の状態から第１の状態に順次制御す
ることにより、受けたデータ信号に応答した外部出力デ
ータ信号を同時に出力させる出力バッファ手段の数が低
減される。

【００３９】このため、動作テストにおいて、信号レベ
ルが同時に変化させられる外部出力データ信号の数が低
減される。

【００４０】したがって、動作テストにおいて、外部出
力データ信号の信号レベル変化に起因する、電源ノード
における電圧の変化が抑制される。

【００４１】

【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。 第１実施例 図１は、第１実施例によるＬＳＩの模式的回路図であ
る。図１を参照して、図１のＬＳＩ１０２が図８のＬＳ
Ｉ１０２と異なるのは、テスト用制御回路３１０，３２
０，３３０が設けられていること、テスト用リセットｔ
ｒ信号を外部から受けるテスト用リセット入力ピン９１
が設けられていることおよびテスト用クロック信号ｔｃ
を外部から受けるテスト用クロック入力ピン９２が設け
られていることである。

【００４２】テスト用制御回路３１０は、Ｄフリップフ
ロップ３１１およびエクスクルーシブノア回路３１２を
含む。テスト用制御回路３２０は、Ｄフリップフロップ
３２１およびエクスクルーシブ・ノア回路３２２を含
む。テスト用制御回路３３０は、Ｄフリップフロップ３
３１およびエクスクルーシブ・ノア回路３３２を含む。

【００４３】Ｄフリップフロップ３１１，３２１，３３
１のそれぞれは、テスト用クロック入力ピン９２からク
ロック入力端子Ｔにテスト用クロック信号ｔｃを受け、
リセット入力端子Ｒにテスト用リセット入力ピン９１か
らテスト用リセット信号ｔｒを受ける。

【００４４】Ｄフリップフロップ３１１は、そのデータ
入力端子Ｄに電源電位を受ける。Ｄフリップフロップ３
２１は、そのデータ入力端子ＤにＤフリップフロップ３
１１の出力端子Ｏからの出力信号を受ける。Ｄフリップ
フロップ３３１は、そのデータ入力端子ＤにＤフリップ
フロップ３２１の出力端子Ｏからの出力信号を受ける。

【００４５】エクスクルーシブ・ノア回路回路３１２，
３２２，３３３のそれぞれは、一方の入力端子にテスト
用リセット入力ピン９１からテスト用リセット信号ｔｒ
を受ける。エクスクルーシブ・ノア回路回路３１２は、
他方の入力端子にＤフリップフロップ３１１の出力端子
Ｏからの出力信号を受ける。エクスクルーシブ・ノア回
路３２２は、他方の入力端子にＤフリップフロップ３２
１の出力端子Ｏからの出力信号を受ける。エクスクルー
シブ・ノア回路３３２は、他方の入力端子にＤフリップ
フロップ３３２の出力端子Ｏからの出力信号を受ける。

【００４６】エクスクルーシブ・ノア回路３１２の出力
信号は、出力バッファ３１に与えられる。エクスクルー
シブ・ノア回路３２２の出力信号は、出力バッファ３２
に与えられる。エクスクルーシブ・ノア回路３３２の出
力信号は、出力バッファ３３に与えられる。

【００４７】次に、出力バッファ３１，３２，３３の各
々の構成について詳細に説明する。出力バッファ３１，
３２，３３の構成はすべて同一であるため代表例として
出力バッファ３１の構成について説明する。図２は、出
力バッファ３１の詳細な構成を示す回路図である。

【００４８】図２を参照して、出力バッファ３１は、Ｐ
ＭＯＳトランジスタＴ１，Ｔ３と、ＮＭＯＳトランジス
タＴ２，Ｔ４，Ｔ５を含む。この出力バッファ３１は、
３状態出力バッファである。電源電位を受ける電源ノー
ドＮ１と接地電位を受ける接地ノードＮ２との間に、ト
ランジスタＴ１およびＴ２が直列に接続される。電源ノ
ードＮ１と接地ノードＮ２との間には、トランジスタＴ
３およびＴ４も直列に接続される。

【００４９】トランジスタＴ１およびＴ２の間のノード
とトランジスタＴ３およびＴ４のそれぞれのゲートとが
接続される。トランジスタＴ３およびＴ４の間のノード
とデータ出力ノードＮ４との間にトランジスタＴ５が接
続される。トランジスタＴ１およびＴ２のそれぞれは、
ＬＳＩ内部回路２から出力されるデータ信号をデータ入
力ノードＮ３から受ける。トランジスタＴ５は、エクス
クルーシブ・ノア回路３２２の出力信号を制御信号入力
ノードＮ５から受ける。

【００５０】このような構成の出力バッファ３１では、
データ入力ノードＮ３から入力されたデータ信号の論理
レベルと同じ論理レベルのデータ信号がデータ出力ノー
ドＮ４から出力される。データ出力ノードＮ４から出力
されるデータ信号は、データ入力ノードＮ３から入力さ
れるデータ信号よりも電流駆動能力が増幅される。

【００５１】この出力バッファ３１では、制御信号入力
ノードＮ５から入力されるエクスクルーシブ・ノア回路
３２２の出力信号の論理レベルが「１」の場合にトラン
ジスタＴ５がオンし、スルー状態（入力されるデータ信
号に応答するデータ信号が出力される状態）となる。一
方、制御信号入力ノードＮ５から入力されるエクスクル
ーシブ・ノア回路３２２の出力信号の論理レベルが
「０」の場合にトランジスタＴ５がオフし、高インピー
ダンス状態となる。

【００５２】このように、ＬＳＩ１において、出力バッ
ファ３１，３２，３３のそれぞれは、エクスクルーシブ
・ノア回路３１２，３２２，３３２のそれぞれの出力信
号の論理レベルが「１」となった場合にスルー状態とな
る。一方、前記出力信号の論理レベルが「０」となった
場合に、出力バッファ３１，３２，３３のそれぞれは、
高インピーダンス状態となる。

【００５３】次に、ＬＳＩ１の動作テスト時の動作につ
いて説明する。ＬＳＩ１の動作テストは、図９に示され
る装置により行なわれる。

【００５４】図３は、第１実施例によるＬＳＩ１のテス
ト時における入力信号および出力信号のタイミングチャ
ートである。図３においては、クロック信号Ｃ、テスト
用クロック信号ｔｃ、テスト用リセット信号ｔｒおよび
出力データ信号Ｏ７１，Ｏ７２，Ｏ７３が示される。

【００５５】図３を参照して、クロック信号Ｃの１周期
がテストサイクル０，１，２，…（ｎ−１），Ｐ１，
ｎ，Ｓ１，Ｓ２，Ｓ３，（ｎ＋１）…の１周期として表
される。このテストサイクルのうちＴ１、Ｓ１、Ｓ２お
よびＳ３のそれぞれのテストサイクルにおいては、クロ
ック信号Ｃのパルスが入力されない。

【００５６】テストサイクル０からテストサイクル（ｎ
−１）までの期間においては、テスト用クロック信号ｔ
ｃおよびテスト用リセット信号ｔｒのそれぞれの論理レ
ベルが「０」に保持される。これにより、Ｄフリップフ
ロップ３１１，３２１，３３１のそれぞれがリセット状
態となる。したがって、Ｄフリップフロップ３１１，３
２１，３３１のそれぞれの出力信号の論理レベルが
「０」となる。

【００５７】その結果、エクスクルーシブ・ノア回路３
１２，３２２，３３２のそれぞれの出力信号の論理レベ
ルが「１」となる。したがって、出力バッファ３１，３
２，３３のそれぞれがスルー状態となる。その結果、Ｌ
ＳＩ内部回路２から出力バッファ３１，３２，３３のそ
れぞれに与えられるデータ信号の論理レベルがそのまま
出力ピン７１，７２，７３に現れる。

【００５８】そして、テストサイクルＰ１においてテス
ト用リセット信号ｔｒの論理レベルが「０」から「１」
に変化する。これにより、エクスクルーシブ・ノア回路
３１２，３２２，３３２のそれぞれの出力信号の論理レ
ベルが「０」から「１」に変化する。その結果、出力バ
ッファ３１，３２，３３のそれぞれの出力信号が高イン
ピーダンス状態（図３における斜線部分）となる。

【００５９】そして、テストサイクルｎにおいて、クロ
ック信号Ｃが１パルス入力される。これにより、ＬＳＩ
内部回路２から出力バッファ３１，３２，３３のそれぞ
れに与えられるデータ信号の論理レベルが「０」から
「１」に変化する。

【００６０】この場合、出力バッファ３１，３２，３３
のそれぞれの出力は、すでに高インピーダンス状態とな
っている。そのために、ＬＳＩ内部回路２から出力バッ
ファ３１，３２，３３に与えられるデータ信号の論理レ
ベルが変化しても、出力バッファ３１，３２，３３のそ
れぞれの出力信号の論理レベルが変化しない。

【００６１】そして、テストサイクルＳ１〜Ｓ３の期間
においては、テスト用クロック信号ｔｃのクロックパル
スが入力される。この場合、Ｄフリップフロップ３１１
のデータ入力端子Ｄが常に論理レベル「１」の信号を受
けている。そして、Ｄフリップフロップ３１１，３２
１，３３１がシフトレジスタを形成しているため、テス
ト用クロック信号ｔｃのクロックパルスが１つ入力され
るごとにＤフリップフロップ３１１，３２１，３３１の
それぞれの出力信号の論理レベルが順次「１」となる。

【００６２】Ｄフリップフロップ３１１の出力信号の論
理レベルが「１」になると、エクスクルーシブ・ノア回
路３１２の出力信号の論理レベルが「１」となる。その
結果、出力バッファ３１がスルー状態となる。

【００６３】Ｄフリップフロップ３２１の出力信号の論
理レベルが「１」になると、エクスクルーシブ・ノア回
路３２２の出力信号の論理レベルが「１」となる。その
結果、出力バッファ３２がスルー状態になる。

【００６４】Ｄフリップフロップ３３１の出力信号の論
理レベルが「１」になると、エクスクルーシブ・ノア回
路３３２の出力信号の論理レベルが「１」となる。その
結果、出力バッファ３３がスルー状態になる。

【００６５】すなわち、テスト用クロック信号ｔｃのク
ロックパルスが入力されるごとに出力バッファ３１，３
２，３３が順次スルー状態となる。

【００６６】したがって、ＬＳＩ１では、テストサイク
ルｎにおけるＬＳＩ内部回路２から出力バッファ３１，
３２，３３に与えられるデータ信号の論理レベルの変化
に応答する出力バッファ３１，３２，３３のそれぞれの
出力データ信号の論理レベルの変化が、テストサイクル
Ｓ１，Ｓ２，Ｓ３の３つのテストサイクルに分かれて生
じる。

【００６７】このため、動作テスト時に論理レベルが同
時に変化する出力データ信号の数が低減される。すなわ
ち、動作テスト時に同時に出力データ信号を出力する出
力バッファの数が低減される。これにより、図１２に示
されるような充電電流Ｉ（ｔ）が従来よりも小さくな
る。その結果、動作テスト時の充電電流Ｉ（ｔ）に起因
する電源ピン４の電圧Ｖ１の低下が従来よりも抑制され
る。

【００６８】また、ＬＳＩ１では、テストサイクルＳ３
において、テスト用リセット信号ｔｒの論理レベルが
「１」から「０」に変化させられる。また、テストサイ
クル（ｎ＋１）以降は、クロック信号が供給される。こ
れにより、テストサイクル（ｎ＋１）以降においては、
テストサイクル０〜（ｎ−１）の期間と同様に、出力バ
ッファ３１，３２，３３の出力状態の制御を行なわない
通常のテスト動作状態に復帰する。 第２実施例 次に、第２実施例について説明する。図１に示されるＬ
ＳＩ１には出力バッファ３１，３２，３３のそれぞれに
対応してテスト用制御回路３１０，３２０，３３０が設
けられており、出力バッファごとに制御が行なわれる。
しかし、ＬＳＩ１の誤動作が生じない範囲においては、
出力バッファ３１，３２，３３は、複数個まとめて制御
してもよい。第２実施例においては、出力バッファ３
１，３２，３３を複数個まとめて制御する例を示す。

【００６９】図４は、第２実施例によるＬＳＩの模式的
回路図である。図４のＬＳＩ１００が図１のＬＳＩ１と
異なるのは、テスト用制御回路３２０が設けられていな
いことである。

【００７０】図４を参照して、ＬＳＩ１００の構成にお
いて図１のＬＳＩ１と異なる部分について説明する。Ｄ
フリップフロップ３３１は、Ｄフリップフロップ３１１
の出力端子Ｏからの出力信号をデータ入力端子Ｄに受け
る。エクスクルーシブ・ノア回路３１２の出力信号は、
出力バッファ３１に与えられるとともに出力バッファ３
２にも与えられる。

【００７１】次に、図４のＬＳＩ１００の動作テスト時
の動作について説明する。図５は、第２実施例によるＬ
ＳＩ１００の動作テスト時における入力信号および出力
信号のタイミングチャートである。

【００７２】図５を参照して、図５のタイミングチャー
トが図３のタイミングチャートと異なるのは、テストサ
イクルＳ３がないことである。

【００７３】すなわち、ＬＳＩ１００においては、テス
ト用制御回路が２つであるため、動作テスト時に必要な
テスト用クロック信号ｔｃのクロックパルスは２つのパ
ルスで済むのである。

【００７４】そして、テストサイクルＳ１におけるテス
ト用クロック信号ｔｃの入力によりエクスクルーシブ・
ノア回路３１２から出力バッファ３１，３２に与えられ
る信号の論理レベルが「０」から「１」に変化する。そ
の結果、テストサイクルＳ１において、出力バッファ３
１，３２がともにスルー状態になる。

【００７５】これに続くテストサイクルＳ２において
は、テスト用クロック信号ｔｃの入力によりエクスクル
ーシブ・ノア回路３３２から出力バッファ３３に与えら
れる信号の論理レベルが「０」から「１」に変化する。
その結果、テストサイクルＳ２において、出力バッファ
３３がスルー状態となる。

【００７６】したがって、動作テスト時における出力デ
ータ信号の論理レベルは、テストサイクルＳ１，Ｓ２の
２つの期間にわかれて変化することになる。このように
２つの出力データ信号が同時に変化した場合、ＬＳＩ１
００の電源ピン４の電圧Ｖ１の低下は、ＬＳＩ１００の
誤動作が生じない範囲内に収まる。

【００７７】このようなＬＳＩ１００においては、動作
テスト時に論理レベルが同時に変化する出力データ信号
の数が従来よりも低減される。これにより、電源ピン４
の電圧Ｖ１の低下が従来よりも抑制される。それに加え
て、テスト用制御回路が図１に示されるＬＳＩ１よりも
少なくなるため、ＬＳＩ１００に含まれる素子数を図１
のＬＳＩ１よりも減少させることができる。 第３実施例 次に、第３実施例について説明する。図１に示されるＬ
ＳＩ１および図４に示されるＬＳＩ１００では、テスト
用の入力信号として、テスト用クロック信号ｔｃおよび
テスト用リセット信号ｔｒの２つの信号が必要である。
テスト用の入力信号を１つの信号とした例を第３実施例
に示す。

【００７８】図６は、第３実施例によるＬＳＩの模式的
回路図である。図６のＬＳＩ１０１が図１のＬＳＩ１と
異なるのは、ＡＮＤ回路３４，３５，３６，３７とイン
バータ３８とが設けられていることおよびテスト用クロ
ック入力ピン９２が設けられていないことである。

【００７９】図６を参照して、ＬＳＩ１０１の構成につ
いて図１のＬＳＩ１と異なる部分について説明する。Ａ
ＮＤゲート３４は、クロック入力ピン５から入力される
クロック信号Ｃとテスト用リセット入力ピン９１からイ
ンバータ３８を介して与えられるテスト用リセット信号
ｔｒの反転信号とを受ける。ＡＮＤ回路３４は、受けた
信号に応答して出力信号をＬＳＩ内部回路２に与える。

【００８０】ＡＮＤ回路３５，３６，３７のそれぞれ
は、クロック入力ピン５から入力されるクロック信号Ｃ
とテスト用リセット入力ピン９１から入力されるテスト
用リセット信号ｔｒとを受ける。

【００８１】ＡＮＤ回路３５は、受けた信号に応答する
出力信号をＤフリップフロップ３１１のクロック入力端
子Ｔに与える。ＡＮＤ回路３６は、受けた信号に応答す
る出力信号をＤフリップフロップ３２１のクロック入力
端子Ｔに与える。ＡＮＤ回路３７は、受けた信号に応答
する出力信号をＤフリップフロップ３３１のクロック入
力端子Ｔに与える。

【００８２】その他、テスト用リセット入力ピン９１か
ら入力されるテスト用リセット信号ｔｒは、図１のＬＳ
Ｉ１と同様にＤフリップフロップ３１１，３２１，３３
１のそれぞれのリセット入力端子Ｒに与えられるととも
にエクスクルーシブ・ノア回路３１２，３２２，３３２
のそれぞれの入力端子に与えられる。

【００８３】次に、図６のＬＳＩ１０１の動作テスト時
の動作について説明する。図７は、第３実施例によるＬ
ＳＩ１０１の動作テスト時における各信号のタイミング
チャートである。

【００８４】図７においては、クロック信号Ｃ、ＡＮＤ
回路３４の出力信号Ｏ３４、ＡＮＤ回路３５，３６，３
７の出力信号Ｏ３５，Ｏ３６，Ｏ３７、テスト用リセッ
ト信号ｔｒおよび出力データ信号Ｏ７１，Ｏ７２，Ｏ７
３がそれぞれ示される。

【００８５】テストサイクルは、０，１，２，…，（ｎ
−２），（ｎ−１），ｎ，Ｓ１，Ｓ２，Ｓ３，（ｎ＋
１），（ｎ＋２）である。このテストサイクルの１周期
は、クロック信号Ｃの１周期に相当するものである。こ
のテストサイクルにおいて、クロック信号Ｃのクロック
パルスは常に入力される。

【００８６】テストサイクル０〜（ｎ−１）の期間にお
いては、テスト用リセット信号ｔｒの論理レベルが
「０」に保持される。これにより、ＡＮＤ回路３４に
は、クロック入力ピン５からのクロック信号Ｃと、テス
ト用リセット入力端子９１からインバータ３８を介した
テスト用リセット信号ｔｒの反転信号（論理レベル
「１」）とが入力される。したがって、ＡＮＤ回路３４
の出力信号Ｏ３４は、クロック信号Ｃと同じ周期のクロ
ック信号となる。この出力信号Ｏ３４がＬＳＩ内部回路
２に与えられる。

【００８７】また、このテストサイクル０〜（ｎ−１）
の期間においては、テスト用リセット信号ｔｒの論理レ
ベルが「０」に保持されるため、ＡＮＤ回路３５，３
６，３７のそれぞれの出力信号Ｏ３５，Ｏ３６，Ｏ３７
のそれぞれの論理レベルが「０」となる。このため、ク
ロック入力ピン５から入力されるクロック信号Ｃと同じ
信号が、Ｄフリップフロップ３１１，３２１，３３１に
供給されない状態となる。

【００８８】さらに、テストサイクル０〜（ｎ−１）の
期間においては、テスト用リセット信号ｔｒの論理レベ
ルが「０」に保持されているため、Ｄフリップフロップ
３１１，３２１，３３１のそれぞれがリセット状態とな
る。このため、エクスクルーシブ・ノア回路３１２，３
２２，３３２から出力バッファ３１，３２，３３に与え
られる出力信号の論理レベルが「１」となる。したがっ
て、テストサイクル０〜（ｎ−１）の期間においては、
出力バッファ３１，３２，３３のそれぞれがスルー状態
となる。

【００８９】そして、テストサイクルｎにおいて、クロ
ック信号Ｃの立上りに起因してＬＳＩ内部回路２から出
力バッファ３１，３２，３３のそれぞれに与えられるデ
ータ信号の論理レベルが「０」から「１」に変化する。
その際、それらのデータ信号が出力バッファ３１，３
２，３３に出力される前に、テスト用リセット信号ｔｒ
の論理レベルが「０」から「１」に変化させられる。

【００９０】これにより、エクスクルーシブ・ノア回路
３１２，３２２，３３２のそれぞれの出力信号の論理レ
ベルが「１」から「０」に変化する。したがって、テス
トサイクルｎにおいて出力バッファ３１，３２，３３の
それぞれの出力信号Ｏ７１，Ｏ７２，Ｏ７３が高インピ
ーダンス状態（図７の斜線部分）となる。

【００９１】また、テスト用リセット信号の論理レベル
が「０」から「１」になることにより、ＡＮＤ回路３４
の出力信号Ｏ３４の論理レベルが「０」になる。その結
果、クロック入力ピン５からＡＮＤ回路３４を介してＬ
ＳＩ内部回路２に供給されるクロック信号が絶たれ、Ｌ
ＳＩ内部回路２の動作が停止する。

【００９２】それと同時に、ＡＮＤ回路３５，３６，３
７からＤフリップフロップ３１１，３２１，３３１にク
ロック信号が供給される。このため、シフトレジスタを
形成するＤフリップフロップ３１１，３２１，３３１の
働きにより、図１のＬＳＩ１と同様に、テストサイクル
Ｓ１，Ｓ２，Ｓ３において、出力バッファ３１，３２，
３３が順次スルー状態となる。

【００９３】したがって、ＬＳＩ１０１では、テストサ
イクルｎにおけるＬＳＩ内部回路２から出力バッファ３
１，３２，３３に与えられるデータ信号の論理レベルの
変化に応答する出力バッファ３１，３２，３３のそれぞ
れの出力データ信号の論理レベルの変化が、テストサイ
クルＳ１，Ｓ２，Ｓ３の３つのテストサイクルに分かれ
て生じる。

【００９４】このため、動作テスト時に論理レベルが同
時に変化する出力データ信号の数が低減される。すなわ
ち、動作テスト時に同時に出力データ信号を出力する出
力バッファの数が低減される。これにより、図１２に示
されるような充電電流Ｉ（ｔ）が従来よりも小さくな
る。その結果、充電電流Ｉ（ｔ）に起因する電源ピン４
の電圧Ｖ１の低下が従来よりも抑制される。

【００９５】さらに、ＬＳＩ１０１においては、テスト
用の入力信号を１つの信号としたため、テスト専用に用
いられるピンの数を図１および図６に示されるＬＳＩ１
およびＬＳＩ１００よりも減少させることができる。

【００９６】また、ＬＳＩ１０１では、テストサイクル
Ｓ３においてテスト用リセット信号ｔｒの論理レベルが
「１」から「０」に変化させられる。これにより、テス
トサイクル（ｎ＋１）以降は、テストサイクル０〜（ｎ
−１）の期間と同様に出力バッファ３１，３２，３３の
出力状態の制御を行なわない通常のテスト動作状態に復
帰する。

【００９７】

【発明の効果】この発明によれば、テスト用制御手段に
よる出力バッファ手段のそれぞれの動作状態の制御によ
って、動作テスト時において、受けたデータ信号に応答
した外部出力データ信号を出力させる出力バッファ手段
の数が低減できる。これにより、動作テスト時において
信号レベルが同時に変化する外部出力データ信号の数が
低減できる。したがって、外部出力データ信号のレベル
変化に起因する電源ノードにおける電圧の変化が抑制で
きる。その結果、動作テストにおける半導体集積回路の
誤動作を防ぐことができ、動作テストの誤りを防ぐこと
ができる。

【図面の簡単な説明】

【図１】第１実施例によるＬＳＩの模式的回路図であ
る。

【図２】出力バッファの詳細な構成を示す回路図であ
る。

【図３】第１実施例によるＬＳＩの動作テスト時におけ
る入力信号および出力信号のタイミングチャートであ
る。

【図４】第２実施例によるＬＳＩの模式的回路図であ
る。

【図５】第２実施例によるＬＳＩの動作テスト時におけ
る入力信号および出力信号のタイミングチャートであ
る。

【図６】第３実施例によるＬＳＩの模式的回路図であ
る。

【図７】第３実施例によるＬＳＩの動作テスト時におけ
る各信号のタイミングチャートである。

【図８】従来のＬＳＩの基本構成を示す模式的回路図で
ある。

【図９】ＬＳＩテスタを用いた動作テストを行なう装置
の模式的回路図である。

【図１０】動作テスト時のクロック信号および出力デー
タ信号のタイミングチャートである。

【図１１】ＬＳＩの出力データ信号が論理レベル「０」
の場合における出力バッファの状態をモデル化した模式
図である。

【図１２】ＬＳＩの出力データ信号が論理レベル「１」
の場合における出力バッファの状態をモデル化した模式
図である。

【符号の説明】

１，１００，１０１ ＬＳＩ ２ ＬＳＩ内部回路 ４ 電源ピン ５ クロック入力ピン ６ データ入力ピン ３１，３２，３３ 出力バッファ ７１，７２，７３ 出力ピン ３１０，３２０，３３０ テスト用制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 外部入力信号に応答する外部出力信号の
   判定に基づく動作テストが行なわれる半導体集積回路で
   あって、 電源電圧を受ける電源ノードと、 外部クロック信号が入力されるクロック入力ノードと、 外部入力データ信号が入力されるデータ入力ノードと、 外部出力データ信号が出力される複数の出力ノードと、 前記外部クロック信号および前記外部入力データ信号に
   応答して複数のデータ信号を発生させるデータ処理手段
   と、 前記データ処理手段と前記複数の出力ノードのそれぞれ
   との間に設けられ、前記電源電圧を受けて動作し、前記
   複数のデータ信号のそれぞれを受け、そのデータ信号の
   それぞれに応答する外部出力信号を前記複数の出力ノー
   ドのそれぞれに与える複数の出力バッファ手段と、 前記複数の出力バッファ手段の各々は、受けたデータ信
   号に応答した外部出力データ信号を出力させる第１の状
   態および高インピーダンスの第２の状態のいずれかの動
   作状態に制御される出力バッファを含み、 前記動作テストにおいて前記複数の出力バッファ手段の
   それぞれの動作状態を前記第２の状態から前記第１の状
   態に順次切換える制御をするテスト用制御手段とを備え
   た、半導体集積回路。