JPH04147492A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック型メモリセルが結合されたビット
線を動作開始前にプリチャージする形式の半導体メモリ
に関し、例えば擬似スタティック型ＲＡＭ　（Ｐ　Ｓ　
ＲＡＭ　；　Ｐｓｅｕｄｅ　５ｔａｔｉｃ　Ｒａｎｄ。

ｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）やダイナミックＲＡ
Ｍなどに適用して有効な技術に関するものである。

〔従来接衝〕

ダイナミック型メモリセルを用いた半導体メモリにおい
て、そのメモリセルが結合されるビット線は読出し動作
開始前にプリチャージされ、選択されたメモリセルの蓄
積電荷量に応じて電荷再配分されたビット線のレベル変
化をセンスアンプで検出し且つ増幅することにより、デ
ータの読出しが行われる。したがって、メモリセルの蓄
積電荷がビット線との間で電荷再配分されるデータ読出
し動作においては、その蓄積電荷情報が破壊されること
になるため、センスアンプによるビット線の増幅動作が
確定してメモリセルに元の電荷情報が再書き込みされる
まで、ワード線選択動作やセンスアンプの増幅動作を維
持しなければならない。

そして、データ読出し動作が完了すると、再書き込みさ
れたメモリセルの蓄積電荷情報が破壊されないようにワ
ード線駆動動作とセンスアンプの増幅動作を終了させた
後にビット線をプリチャージし、これによって内部回路
の状態が元に戻されるのを待って初めて次のアクセスが
可能にされる。

このようにダイナミック系のＲＡＭは、その情報保持機
構故に、アクセスタイム（読出し／書き込みの指示を与
えてから読出し／書き込みが完了するまでの時間）に比
べてサイクルタイム（読出し／書き込みの開始から次の
読出し／書き込みの開始までの時間）が長くなるという
一般的な性質を有する。

従来このようなダイナミック系のＲＡＭにおける動作タ
イミング制御は、チップイネーブル信号のようなメモリ
アクセス動作の選択／非選択を規定する外部タイミング
信号の変化を所要時間順次内部遅延させて各回路ブロッ
クに供給することで行われており、チップ選択により一
旦活性化されたワードドライバやセンスアンプは、チッ
プ非選択の指示が順次内部遅延されて当該回路に伝達さ
れるまで活性化状態が維持されており、これが非活性化
されて初めてビット線などのプリチャージ動作が開始さ
れる。

尚、ＤＲＡＭについて記載された文献の例としては昭和
５９年１１月３０日オーム社発行の「ＬＳＩハンドブッ
ク」第４８６頁乃至第４９９頁がある。

〔発明が解決しようとする課題〕

しかしながら、本発明者の検討によれば、チップ非選択
期間においてビット線などのプリチャージ動作が開始さ
れるまでには、ワードドライバやセンスアンプを非活性
化するためのチップ非選択指示の内部遅延を待たなけれ
ばならず、実質的に無駄な時間をサイクルタイムで費や
していることを見い出した。このため、アクセスタイム
に比べてサイクルタイムが長くなってしまうダイナミッ
ク系ＲＡＭにおいて動作の高速化を図ろうとすると、比
較的動作余裕のあるプリチャージ期間を短くすることで
対処することもできるが、最低限のプリチャージ時間は
確保しておかなければならないため、をそれには自ずか
ら限界があり、動作の高速化若しくはサイクルタイムの
短縮という要求を十分に満足させることはできない。

本発明の目的は、サイクルタイムを短縮することができ
るダイナミック型の半導体メモリを提供することにある
。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、メモリアクセス動作の選択／非選択を規定す
る外部タイミング信号の非選択レベルへの変化が伝達さ
れるのを待たずに所定のタイミングを以て、メモリセル
の選択動作を終了させると共にセンスアンプを非活性化
し且つプリチャージ動作を開始させるタイミング発生手
段をダイナミック型の半導体メモリに採用するものであ
る。

例えばこのようなタイミング制御を行うためには、ワー
ドドライバを活性化／非活性化制御するためのセット／
リセット論理と、センスアンプを活性化／非活性化制御
するためのセット／リセット論理と、プリチャージ回路
を活性化／非活性化制御するためのセット／リセット論
理とを設け、これらに対して、センスアンプ及びワード
ドライバを非活性化するためのリセット信号とプリチャ
ージ回路を活性化するためのセット信号とを、夫々前記
外部タイミング信号の選択レベルへの変化を遅延させて
生成したり、或いは、センスアンプの増幅動作確定を検
出するための検出手段による増幅動作確定検出を遅延さ
せて生成したりすることができる。

〔作　用〕

上記した手段によれば、メモリアクセス動作によって一
旦活性化されたワードドライバやセンスアンプは、半導
体メモリのアクセス動作を選択／非選択指示する外部タ
イミング信号のディスエーブルレベルへの変化が内部遅
延を経て伝達されるのを待たずに、非活性化され、その
分だけ早いタイミングを以てビット線のプリチャージ動
作を開始する。これにより、必要なプリチャージ時間を
確保しながらサイクルタイムの短縮を達成する。

〔実施例〕

第１図には本発明の一実施例に係るＤＲＡＭが示される
。

同図の各ブロックを構成する回路素子は、従来のＣＭＯ
８（相補型ＭＯ８）製造技術によって、単結晶シリコン
のような１個の半導体基板上に形成される。以下の図に
おいて、チャンネル（バックゲート）部に矢印が付加さ
れるＭＯＳＦＥＴはｑ− Ｐチャンネル型であり、矢印の付加されないＮチャンネ
ルＭＯ８ＦＥＴと区別して表示される。

本実施例のＤＲＡＭにおいて、メモリアレイＭ−ＡＲＹ
は、特に制限されないが、２交点（折返しビット線）方
式とされ、同図の水平方向に配置されるｎ＋１組の相補
ビット線Ｄｏ−Ｄ（１（記号＊は反転若しくはローイネ
ーブルであることを意味する）〜Ｄｎ−Ｄｎ本と、垂直
方向に配置されるｍ＋１本のワード線ＷＯ−Ｗｍ、及び
これらの相補ビット線とワード線の交点に格子状に配置
される（ｎ＋１）Ｘ　（ｍ＋１）個のメモリセルとを含
む。

メモリセルアレイＭ−ＡＲＹの各メモリセルは、いわゆ
る１素子型のダイナミック型メモリセルとされ、それぞ
れ情報蓄積用キャパシタ（以下単に蓄積容量とも記す）
Ｃｓ及びアドレス選択用ＭＯ８ＦＥＴＱｍにより構成さ
れる。メモリアレイＭ−ＡＲＹの同一の列に配置される
ｍ＋１個のメモリセルのアドレス選択用ＭＯ８ＦＥＴＱ
ｍのドレインは、対応する相補ビット線Ｄｏ　−Ｄｏ　
！〜Ｄｎ−Ｏｎ　＋にの非反転信号線又は反転信号線に
所定の規則性をもって交互に結合される。また、メモリ
アレイＭ−ＡＲＹの同一の行に配置されるｎ＋１個のメ
モリセルのアドレス選択用ＭＯ８ＦＥＴＱｍのゲートは
、対応するワード線ＷＯ〜Ｗｍにそれぞれ共通結合され
る。各メモリセルの情報蓄積用キャパシタＣｓの他方の
電極すなわちセルプレートには、所定のセルプレート電
圧ＶＰＬが共通に供給される。

メモリアレイＭ−ＡＲＹを構成するワード線ＷＯ〜Ｗｍ
は、ワードドライバＷＤＲＶの出力端子に結合され、ロ
ーアドレスデコーダＲＤＣＨの出力選択信号によって択
一的に選択レベルに駆動される。前記ワードドライバＷ
ＤＲＶはタイミング信号φｗｄｒｖによって活性化／非
活性化制御され、前記ローアドレスデコーダＲＤＥＣは
タイミング信号φｒｄｅｅによって活性化／非活性化制
御される。

ローアドレスデコーダＲＤＣＲには、アドレスバッファ
ＡＤＢから所定複数ビットの相補内部アドレス信号ａｘ
（ここで、例えば非反転内部アドレス信号と反転内部ア
ドレス信号をあわせて相補内部アドレス信号ａｘのよう
に表す。以下同じ）が供給される。ローアドレスデコー
ダＲＤＥＣは、タイミング信号φｒｄｅｃがハイレベル
にされることにより活性化され、相補内部アドレス信号
ａＸをデコードしてワード線選択信号を出力する。

このワード線選択信号を受けるワードドライバＷＤＲＶ
は、タイミング信号φｗｄｒｖがハイレベルにされるこ
とにより活性化され、ワード線選択信号によって指示さ
れる１本のワード線を選択レベルに駆動する。

アドレスバッファＡＤＢには外部アドレス信号ＡＤＲ８
が供給され、タイミング信号φａｄｂによって活性化／
非活性化制御される。

前記メモリアレイＭ−ＡＲＹを構成する相補ビット線Ｄ
ｏ−Ｄｏ　＊〜Ｄｎ−Ｄｎ　＊には夫々Ｎチャンネル型
のイコライズＭＯ８ＦＥＴＱＩと電源電圧ｖｃｃの半分
のレベルを供給するＮチャンネル型のプリチャージＭＯ
８ＦＥＴＱ２．Ｑ３が夫々結合され、これによってプリ
チャージ回路ＰＣＧが構成される。プリチャージ回路Ｐ
ＣＧはタイミング信号φｐｅｇによってその動作が制御
され、チップ非選択期間においてタイミング信号φｐＣ
ｇがハイレベルにされることにより、相補ビット線Ｄｏ
　・Ｄｏｔ−Ｄｎ−Ｄｎ傘を電源電圧ｖｃｃの約半分の
レベルにプリチャージする。

前記メモリアレイＭ−ＡＲＹを構成する相補ビット線Ｄ
Ｏ・ＤＯ＊〜Ｄｎ−Ｄｎ＊は、その一方において、セン
スアンプＳＡに結合される。

センスアンプＳＡは、ＰチャンネルＭＯ８ＦＥＴＱＩＯ
，Ｑｌｌ及びＮチャンネルＭＯ８ＦＥＴＱ１２．Ｑ１３
からなるＣＭＯＳラッチ回路を基本構成とする。これら
のラッチ回路の入出力ノードは、゛対応する相補ビット
線Ｄｏ　−Ｄｏ　＊〜Ｄｎ・Ｄｎ傘の非反転信号線及び
反転信号線にそれぞれ結合される。また、上記センスア
ンプＳＡには、特に制限されないが、Ｐチャンネル型の
駆動ＭＯ８ＦＥＴＱ９を介して回路の電源電圧Ｖｃｃが
供給され、Ｎチャンネル型の駆動ＭＯ８ＦＥＴ’Ｑ８を
介して回路の接地電位Ｖｓｓが供給される。駆動ＭＯ３
ＦＥＴＱ８（７）ゲーＩ・には、タイミング信号φｓａ
が供給される。また、駆動ＭＯ８ＦＥＴＱ９のゲートに
は、上記タイミング信号φｓａのインバータ回路ＩＮＶ
Ｉによる反転信号が供給される。タイミング信号φｓａ
は、通常ローレベルとされ、ＤＲＡＭのチップ選択状態
において選択されたワード線に結合されるメモリセルか
ら出力される微小読出し信号が対応する相補ビット線に
確立される時点で、ハイレベルとされる。タイミング信
号φＳａがハイレベルとされることで、上記駆動ＭＯ８
ＦＥＴＱ８及びＱ９はともにオン状態となり、センスア
ンプＳＡを一斉に活性化して動作状態とする。

センスアンプＳＡは、その動作状態において、選択され
たワード線に結合されるｎ＋１個のメモリセルから対応
する相補ビット線Ｄｏ−ＤＣＩ〜Ｄｎ−Ｄｎ＊を介して
出力される微小読出し信号をそれぞ九増幅し、ハイレベ
ル又はローレベルの２値読出し信号とする。これらの２
値読出し信号は、ｒ）ＲＡＭが読出しモード又はリフレ
ッシュサイクルとされるとき、対応するメモリセルに再
書込みされ、記憶データのリフレッシュ動作が行われる
。言い換えると、ワード線ＷＯ−Ｗｍを択一的にハイレ
ベルの選択状態とし、センスアンプＳＡを一斉に動作状
態とすることで、ダイナミック型メモリセルのリフレッ
シュ動作を実現することができる。

メモリアレイＭ−ＡＲＹを構成する相補ビット線ＤＯ・
Ｄｏ＊〜Ｄｎ−Ｄｎ＊は、その他方において、カラムス
イッチＣ８Ｗの対応するスイッチＭＯ８ＦＥＴに結合さ
れる。カラムスイッチＣ８Ｗは、相補ビット線ＤＯ・Ｄ
Ｏ＊〜Ｄｎ−ＤｎＩＩ＋に対応して設けられるｎ＋１対
のスイッチＭＯ３ＦＥＴＱ３６．Ｑ３７により構成され
る。これらのスイッチＭＯ８ＦＥＴの一方は対応する相
補ビット線にそれぞれ結合され、その他方は相補共通デ
ータ線の非反転信号線ＣＤ及び反転信号線ＣＤ＊にそれ
ぞれ共通接続される。各対のスイッチＭＯ８ＦＥＴのゲ
ートはそれぞれ共通接続され、カラムアドレスデコーダ
ＣＤＣＲから対応する線選択信号ＹＯ−Ｙｎが夫々供給
される。これにより、カラムスイッチＣ８Ｗを構成する
各対のスイッチＭＯ８ＦＥＴは、対応する上記線選択信
号ＹＯ〜Ｙｎが択一的にハイレベルとされることでオン
状態となり、指定される一組の相補ビット線と共通相補
ビット線ＣＤ−ＣＤＩを選択的に接続する。

尚、カラムアドレスデコーダＣＤＣＲには前記アドレス
バッファＡＤＢから所定複数ビットの相補内部アドレス
信号ａｙが供給される。

カラムアドレスデコーダＣＤＣＲは、これに供給される
タイミング信号φｙがハイレベルとされることで、選択
的に動作状態とされる。この動作状態において、カラム
アドレスデコーダＣＤＣＲは、上記相補内部アドレス信
号ａｙをデコードし、対応する上記線選択信号ＹＯ−Ｙ
ｎを択一的にハイレベルとする。

相補共通データ線ＣＤ−ＣＤ傘には、メインアンプＭＡ
の入力端子が結合されるとともに、データ人力バッファ
ＤＩＲの出力端子が結合される。

メインアンプＭＡの出力端子はさらにデータ出力バッフ
ァＤＯＢの入力端子に結合される。

メインアンプＭＡは、メモリアレイＭ−ＡＲＹの選択さ
れたメモリセルから対応する相補ビット線及び相補共通
データ線ＣＤ　−ＣＤ　Ｉを介して出力される２値読出
し信号をさらに増幅し、データ出力バッファＤＯＢに伝
達する。データ出力バッファＤＯＢは、ＤＲＡＭが読出
し動作モードとされるときに選択的に動作状態とされ、
この動作状態において、データ出力バッファＤＯＢは、
メインアンプＭＡから伝達されるメモリセルの読出し信
号を外部に出力する。データ人力バッファＤＩＯは、Ｄ
ＲＡＭが書込み動作モードとされるとき。

動作可能な状態され、外部から供給される書込みデータ
を相補書込み信号とし、相補共通データ線ＣＤ−ＣＤ１
ｇに供給する。

ＤＲＡＭの各種内部タイミング信号は、外部から供給さ
れるチップイネーブル信号ＣＥＰ、ライトイネーブル信
号ＷＥ本、出力イネーブル信号ＯＥ＊、及びレフリッシ
ュイネーブル信号ＲＥ＊をもとに形成される。ライトイ
ネーブル信号ＷＥ＊はそのローレベルにより書き込み動
作を指示する信号とされ、出力イネーブル信号ＯＥ＊は
そのローレベルによりデータの出力動作を指示する信号
とされ＼レフリッシュイネーブル信号ＲＥ＊はそのロー
レベルによりリフレッシュ動作を指示する信号とされる
。これら信号を入力して内部タイミング信号を形成する
回路ブロックは図においてＴＧとして簡略的に図示され
ている。チップイネーブル信号ＣＥｍはチップ選択／非
選択を指示する信号とされ、ＤＲＡＭのアクセスサイク
ルを規定する外部タイミング信号とみなされる。

次に、チップイネーブル信号ＣＥ＊に基づいて内部タイ
ミング信号を形成する論理について詳細に説明する。

チップイネーブル信号ＣＥ＊は、夫々所定の遅延時間が
設定された複数段の遅延回路ＤＥＬＬ〜ＤＥＬ７に所定
の順番で伝達されるようになっている。前記アドレスバ
ッファＡＤＢ、ローアトレスデコーダＲＤＥＣ及びカラ
ムアドレスデコーダＣＤＥＣに関しては遅延回路ＤＥＬ
Ｌ、ＤＥＬ２゜ＤＥＬ７の出力をそのままタイミング信
号φａｄｂ、φｒｄｅｃ、φｙして利用し、チップイネ
ーブル信号ＣＥ＊のレベル変化が遅延されてタイミング
信号φａｄｂ、φｒｄｅｃｉ　φｙのレベルを決定する
ようになっている。即ち、チップイネーブル信号ＣＥ＊
がローレベル（又はハイレベル）に変化されると、遅延
回路ＤＥＬＩに設定されている遅延時間を経過した後に
タイミング信号φａｄｂがハイレベル（又はローレベル
）に変化され、さらに遅延回路Ｄ　Ｅ　Ｌ　２に設定さ
れている遅延時間を経過した後にタイミング信号φｒｄ
ｅｃがハイレベル（又はローレベル）に変化され、その
後所定の遅延時間を経過した後にタイミング信号φｙが
ハイレベル（又はローレベル）に変化される。

尚、遅延回路ＤＥＬ７の入力は、特に制限されないが、
遅延回路Ｄ　Ｅ　Ｌ　４の出力とされる。

一方、ワードドライバＷＤＲＶ、プリチャージ回路ＰＣ
Ｇ、及びセンスアンプＳＡに関しては、夫々セット／リ
セット論理５ＲＬＩ〜５ＲＬ３を介して対応するタイミ
ング信号φｗｄｒｖ、φｐＱｇ＋　φＳａを形成するよ
うになっており、そのセット信号及びリセット信号に前
記遅延回路の出力を用いている。例えば前記セット／リ
セット論理５ＲＬＬ−８ＲＬ３はセット／リセット型の
フリップフロップ回路によって構成される。

セット／リセット論理５ＲＬＬは遅延回路ＤＥＬ３から
出力されるセット信号φｓ１と遅延回路ＤＥＬ５から出
力されるリセット信号φｒ１を受け、ハイレベルのセッ
ト信号φｓ１によって達成されるセット状態においてタ
イミング信号φＷｄｒｖをハイレベルにアサートし、ハ
イレベルのリセット信号φｒ１によって達成されるリセ
ット状態においてタイミング信号φｗｄｒｖをローレベ
ルにネゲートする。したがって、チップイネーブル信号
ＣＥ＊のローレベルへの変化に基づいて活性化されたワ
ードドライバＷＤＲＶは、チップイネーブル信号ＣＥ＊
のローレベルへの変化に基づいて、換言すればチップイ
ネーブル信号ＣＥＩｋのハイレベルへのネゲート変化が
伝達されるのを待たずに所要の早いタイミングを以て非
活性化可能になる。

セット／リセット論理５ＲＬ２は遅延回路ＤＥＬ４から
出力されるセット信号φＳ２と遅延回路ＤＥＬ６から出
力されるリセット信号φｒ２を受け、ハイレベルのセッ
ト信号φＳ２によって達成されるセット状態においてタ
イミング信号φＳａをハイレベルにアサートし、ハイレ
ベルのリセット信号φｒ２によって達成されるリセット
状態においてタイミング信号φＳａをローレベルにネゲ
ートする。したがって、チップイネーブル信号ＣＥ本の
ローレベルへの変化に基づいて活性化されたセンスアン
プＳＡは、チップイネーブル信号ＣＥ＊のローレベルへ
の変化に基づいて、換言すればチップイネーブル信号Ｃ
Ｅ傘のハイレベルへのネゲート変化が伝達されるのを待
たずに、所要の早いタイミングを以て非活性化可能にな
る。

また、セット／リセット論理５ＲＬ３は遅延回路ＤＥＬ
６から出力されるセット信号φＳ３とリセット信号φｒ
３を受け、ハイレベルのセット信号φｓ３によって達成
されるセット状態においてタイミング信号φｐＱｇをハ
イレベルにアサートし、ハイレベルのリセット信号φｒ
３によって達成されるリセット状態においてタイミング
信号φｐｃｇをローレベルにネゲートする。前記リセッ
ト信号φｒ３は、特に制限されないが、前記タイミング
信号φａｄｂ又はφｒｄｅｃが利用される。

したがって、チップイネーブル信号ＣＥＩのローレベル
への変化に基づいて動作が非選択とされたプリチャージ
回路ＰＣＧは、チップイネーブル信号ＣＥＩのローレベ
ルへの変化に基づいて、換言すればチップイネーブル信
号ＣＥＩのハイレベルへのネゲート変化が伝達されるの
を待たずに、所要の早いタイミングを以てプリチャージ
動作が可能にされる。

第２図にはＤＲＡＭのリード動作タイミングの一例が示
される。

チップイネーブル信号ＣＥ＊がローレベルにアサートさ
れてチップ選択状態にされると、そのレベル変化に従っ
て、タイミング信号φａｄｂがハイレベルにされてアド
レスバッファＡＤＢが活性化されると共に、タイミング
信号φｒｄｅｃがハイレベルにされてローアドレスデコ
ーダＲＤＥＣが活性化され、続いてセット信号φＳ１が
ハイレベルに変化されてセット／リセット論理５ＲＬＩ
がセット状態になってハイレベルのタイミング信号φｗ
ｄｒｖによりワードドライバＷＤＲＶが活性化され、こ
れによりアドレス信号ＡＤＲ８によって指定された所定
のワード線が選択レベルに駆動される。尚、同図におい
て、前記タイミング信号φｒｄｅｃの変化に同期するタ
イミングを以てリセット信号φｒ３がハイレベルに変化
されることにより、プリチャージ回路ＰＣＧによるビッ
ト線プリチャージ動作が停止される。

ワード線が選択レベルに駆動されると、そのワード線に
選択端子が結合されたメモリセルの蓄積電荷量に応する
微小信号が相補ビット線Ｄｏ、ＤＯ＊〜Ｄｎ、Ｄｎに＊
に与えられる。そして、セット信号φｓ２がハイレベル
に変化されてセット／リセット論理５ＲＬ２がセット状
態になってハィレベルのタイミング信号φＳａによりセ
ンスアンプＳＡが一斉に活性化されると、これにより相
補ビット線Ｄｏ、Ｄｏｓ−Ｄｎ、Ｄｎ＋にの微小な信号
レベル差がセンスアンプＳＡにより増幅される。

この増幅動作が確定されるタイミングを以てタイミング
信号φｙがハイレベルに変化され、これによって活性化
されるカラムアドレスデコーダＣＤＥＣがアドレス信号
ＡＤＲ３をデコードしてその結果に応する１対のカラム
スイッチＭＯ８ＦＥＴＱ３６．Ｑ３７をオン動作させて
１個のメモリセルのデータを相補共通データ線ＣＤ、Ｃ
Ｄ申に与える。この読出しデータはメインアンプＭＡで
増幅されて、読出しデータＤＯＵＴとして外部に出力さ
れる。

本実施例に従えば、メインアンプＭＡによる増幅動作が
開始されると、遅延回路ＤＥＬ５から出力されるリセッ
ト信号φｒ１がハイレベルに変化され、セット／リセッ
ト論理５ＲＬＩがリセツＩ〜状態になってタイミング信
号φｗｄｒｖをローμベルに反転させて、ワードドライ
バＷＤＲＶを非活性化してメモリセルの選択動作を終了
させる。

この動作は第２図からも明らかなようにチップイネーブ
ル信号ＣＥＩのローレベル変化が内部遅延されたリセッ
ト信号φｒ１によって指示されており、第２図において
はその後でチップイネーブル信号ＣＥ＊がハイレベルに
ネゲートされる。その後におけるセンスアンプＳＡの非
活性化並びにプリチャージ動作の開始もチップイネーブ
ル信号ＣＥ牢のローレベルへの変化が内部遅延されて指
示される。即ち、チップイネーブル信号ＧＥ傘のハイレ
ベル変化の内部遅延信号を受ける遅延回路ＤＥＬ６から
ほぼ同しタイミングで出力されるハイレベルのリセット
信号φｒ２及びセット信号φＳ３により、セット／リセ
ット論理ＲＳ　Ｌ　２がリセットされ、且つセット／リ
セット論理Ｒ３Ｌ３がセット状態にされ、これによって
タイミング信号φＳａがローレベルに反転されてセンス
アンプＳＡが非活性化され、且つ、タイミング信号φｐ
ｃｇがハイレベルに反転されてプリチャージ回路ＰＣＧ
によるプリチャージ動作が開始される。プリチャージ動
作が完了されることにより再びＤＲＡＭは次のメモリサ
イクルを開始できる状態に戻される。

第３図には従来のＤＲＡＭにおけるリード動作タイミン
グの一例が示されている。同図に示されるタイミングは
、チップイネーブル信号の変化を所要時間順次内部遅延
させて各回路ブロックに供給するという手段だけで内部
回路の活性化／非活性化制御を行う制御形態に関するも
のであり、チップイネーブル信号のローレベルへの変化
が順次内部遅延されて形成されるワードドライバタイミ
ング信号並びにセンスアンプタイミング信号のハイレベ
ルへの変化に従って一旦活性化されたワードドライバや
センスアンプは、ハイレベルにネゲートされたチップイ
ネーブル信号の変化がやはり同じように順次内部遅延さ
れてワードドライバタイミング信号並びにセンスアンプ
タイミング信号がローレベルに反転されるまで活性化状
態を維持しており、これが非活性化されて初めてピッＩ
〜線などのプリチャージが開始される。

第２図と第３図を比較すると、従来の第３図の場合には
、チップイネーブル信号のハイレベル期間であるチップ
非選択期間において相補ビット線のプリチャージ動作が
開始されるまでには、チップイネーブル信号のハイレベ
ルへの変化がワードドライバタイミング信号及びセンス
アンプタイミング信号を非活性化レベルにレベル反転さ
せるまでの内部遅延時間を待たなければならず、実質的
に無駄な時間をチップ非選択期間で費やさなければなら
ず、これにより、サイクルタイムが長くなってしまう。

これに対して第２図の場合には、メモリアクセス動作に
よって一旦活性化されたワードドライバＷＤＲＶやセン
スアンプＳＡは、チップイネーブル信号ＣＥ＊のディス
エーブルレベルへの変化が内部遅延を経て伝達されるの
を待たずに非活性化され、その分だけ早いタイミングを
以て相補ビット線Ｄｏ、Ｄｏｓ−Ｄｎ、Ｄｎ＋にのプリ
チャージ動作が開始され、これにより、必要なプリチャ
ージ時間を確保しながらサイクルタイムの短縮を図るこ
とができる。

第４図には本発明の他の実施例に係るＤＲＡＭが示され
る。

同図に示されるＤＲＡＭは、遅延回路ＤＥＬ５の遅延入
力が第１図の構成とは相違される。即ち。

センスアンプＳＡによる増幅動作確定を検出する検出手
段を設け、当該検出手段による増幅動作確定検出を遅延
回路ＤＥＬ５の入力として用いる。

本実施例において前記検出手段は、センスアンプＳＡに
おけるＰチャンネル型ＭＯ８ＦＥＴＱＩＯ。

Ｑｌｌのコモンソース電圧とタイミング信号φａｄｂと
を受ける２人力型のナントゲートＮＡＮＤと、この出力
を反転するインバータＩＮＶ２によって構成される。イ
ンバータＩＮＶ２の出力φｄｔｃは遅延回路ＤＥＬ５に
入力される。活性化されたｔ：／スフ’／プＳＡ（７）
ＭＯ８ＦＥＴＱＩＯ，Ｑｌｌにおけるコモンソース電位
ＰＰの変化は第２図に示されるようにセンスアンプＳＡ
による増幅動作の進行に追従してレベル上昇される。こ
のときナントゲートＮＡＮＤの入力論理しきい値電圧は
、センスアンプＳＡによる増幅動作が確定するときのＭ
Ｏ８ＦＥＴＱＩＯ，Ｑｌ　１におけるコモンソース電圧
近傍に設定されている。したがって、センスアンプＳＡ
による増幅動作が確定した直後にインバータＩＮＶ２の
出力φｄｔｃがハイレベルに反転されて遅延回路ＤＥＬ
５に与えられ、このタイミングに同期した所定のタイミ
ングを以てワードドライバＷＤＲＶ及びセンスアンプＳ
Ａの非活性化、並びにプリチャージ回路ＰＣＧによるプ
リチャージ動作が開始される。

この実施例においても、上記実施例同様にメモリアクセ
ス動作によって一旦活性化されたワードドライバＷＤＲ
ＶやセンスアンプＳＡは、チップイネーブル信号ＣＥ傘
のディスエーブルレベルへの変化が内部遅延を経て伝達
されるのを待たずに非活性化され、その分だけ早いタイ
ミングを以て相補ビット線Ｄｏ、ＤＯ＊〜Ｄｎ、Ｄｎ傘
のプリチャージ動作が開始されるから、これにより、必
要なプリチャージ時間を確保しながらサイクルタ？ｑ イムの短縮を図ることができる。特に本実施例において
は、センスアンプＳＡによる相補ピッ１〜線の増幅動作
確定を検出し、これに同期する所定のタイミングを以て
ワードドライバＷＤＲＶ及びセンスアンプＳＡの非活性
化、並びにプリチャージ回路ＰＣＧによるプリチャージ
動作を開始するから、専ら遅延時間によってそれら動作
タイミングを規定する第１図の構成に比べて、十分な動
作マージンを予め確保して遅延時間を設定しなくてもよ
くなるから、この点においてサイクルタイムを一層短縮
することができる。第１図の構成においては、遅延回路
ＤＥＬ５．ＤＥＬ６などの遅延時間は論理シミュレーシ
ョなどによって必要な動作マージンを採って最適化され
る。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれに限定されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことが可能である。

例えば上記実施例ではノン・アドレスマルチプレクス形
式のＤＲＡＭについて説明したが、本発明はそれに限定
されるものではなく、アドレスマルチプレクス形式のＤ
ＲＡＭにも適用することができる。また、セット／リセ
ット論理はＲ８型のフリップフロップ回路に限定されず
その他の論理を採用することもできる。また、遅延回路
の段数や配置は上記実施例に限定されず適宜変更するこ
とができる。また、センスアンプの増幅動作確定検出に
はＮチャンネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのコモンソース
電圧を利用してもよい。また、メモリセルの形式も１ト
ランジスタ型に限定されない。さらにリフレッシュの形
式はオートリフレッシュ或いはセルフリフレッシュであ
ってもよい。また、メモリアレイＭ−ＡＲＹは複数個の
メモリマットによって構成してもよい。センスアンプの
コモンソース電圧の給電は数段に分けてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＲＡＭに適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、例えば、擬似スタティック型ＲＡＭなどダ
イナミック型のメモリセルを有する各種半導体メモリ、
そして、該半導体メモリを内蔵するマイクロコンピュー
タのような論理ＬＳＩなど各種半導体集積回路に広く適
用することができる。本発明は、少なくともダイナミッ
ク型メモリのサイクルタイム短縮を必要とする条件のも
のに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものよって
得られる効果を簡単に説明すれば下記の通りである。

すなわち、半導体メモリの動作が外部タイミング信号に
よって非選択とされる期間においてビット線などのプリ
チャージ動作が開始されるまでには、その外部タイミン
グ信号のディスエーブルレベル変化が内部遅延回路を経
てワードドライバやセンスアンプに到達するのを待つ必
要はなく、そのような内部遅延を待つことによって従来
実質的に無駄に費やされていた時間を省くことができ、
これにより、必要なプリチャージ時間を確保しながらサ
イクルタイムの短縮を達成することができるという効果
がある。

また、センスアンプによるビット線の増幅動作確定を検
出し、これに同期する所定のタイミングを以てワードド
ライバ及びセンスアンプの非活性化、並びにプリチャー
ジ回路によるプリチャージ動作を開始するような構成を
採用することにより、専ら遅延時間によってそれら動作
タイミングを規定する構成に比へて十分な動作マージン
を予め確保して遅延時間を設定しなくてもよくなるから
、この点においてサイクルタイムを一層短縮することが
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＤＲＡＭのブロック図
、 第２図は第１図のＤＲＡＭにおけるリード動作の一例タ
イミングチヤード、 第３図は従来のＤＲＡＭにおけるリード動作の一例タイ
ミングチヤード、 第４図は本発明の他の実施例に係るＤＲＡＭのブロック
図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｑｍ・・・選択用ＭＯ８
ＦＥＴ、Ｃｓ・・・情報蓄積用キャパシタ、ＤＯ１Ｄｏ
ｔ〜Ｄｎ、Ｄｎ’ｋ・・・相補ビット線、ＳＡ・・・セ
ンスアンプ、ＰＣＧ・・・プリチャージ回路、ＷＤＲＶ
・ワードドライバ、ＤＥＬＬ〜ＤＥＬ７・・・遅延回路
、５ＲＬＩ〜５ＲＬ３・・・セット／リセット論理、φ
ｓｌ、φｓ２．φｓ３・・・セット信号、φｒ１）φｒ
２．　φｒ　３−リセット信号、φｒｄｅｃ。 φｗｄｒｖ、φｓａ、ｐｃｇ”’タイミング信号、ＮＡ
ＮＤ・・・ナントゲート、φｄｔｃ・・・検出信号。

Claims (1)

1. 【特許請求の範囲】 １）ダイナミック型メモリセルが結合されるビット線と
   、読出し動作開始前に前記ビット線をプリチャージする
   プリチャージ回路を含み、選択されたメモリセルの蓄積
   電荷量に応じて電荷再配分されるビット線のレベル変化
   をセンスアンプで検出して増幅する半導体メモリであっ
   て、メモリアクセス動作の選択／非選択を規定する外部
   タイミング信号の非選択レベルへの変化が伝達されるの
   を待たずに所定のタイミングを以て、メモリセルの選択
   動作を終了させると共にセンスアンプを非活性化し且つ
   プリチャージ動作を開始させるタイミング発生手段を備
   えて成るものであることを特徴とする半導体メモリ。 ２）前記タイミング発生手段は、 選択されるべきメモリセルの選択端子を選択レベルに駆
   動するためのワードドライバを活性化／非活性化制御す
   るためのセット／リセット論理と、 前記センスアンプを活性化／非活性化制御するためのセ
   ット／リセット論理と、 前記プリチャージ回路を活性化／非活性化制御するため
   のセット／リセット論理と、 前記外部タイミング信号の選択レベルへの変化に基づい
   て活性化されたワードドライバを非活性化するためのリ
   セット信号と、ワードドライバよりも遅いタイミングを
   以て活性化されたセンスアンプを非活性化するためのリ
   セット信号と、外部タイミング信号の選択レベルへの変
   化に同期して非活性化されたプリチャージ回路を活性化
   するためのセット信号とを、夫々前記外部タイミング信
   号の選択レベルへの変化を遅延させて生成する遅延手段
   とを、 含んで成るものであることを特徴とする請求項１記載の
   半導体メモリ。 ３）前記タイミング発生手段は、 選択されるべきメモリセルの選択端子を選択レベルに駆
   動するためのワードドライバを活性化／非活性化制御す
   るためのセット／リセット論理と、 前記センスアンプを活性化／非活性化制御するためのセ
   ット／リセット論理と、 前記プリチャージ回路を活性化／非活性化制御するため
   のセット／リセット論理と、 前記センスアンプによる増幅動作確定を検出する検出手
   段と、 前記外部タイミング信号の選択レベルへの変化に基づい
   て活性化されたワードドライバを非活性化するためのリ
   セット信号と、ワードドライバよりも遅いタイミングを
   以て活性化されたセンスアンプを非活性化するためのリ
   セット信号と、外部タイミング信号の選択レベルへの変
   化に同期して非活性化されたプリチャージ回路を活性化
   するためのセット信号とを、前記検出手段による増幅動
   作確定検出を遅延させて生成する遅延手段とを、 含んで成るものであることを特徴とする請求項１記載の
   半導体メモリ。 ４）前記検出手段は、スタティックラッチ回路にて構成
   されるセンスアンプの電源供給ノードのレベルを判定す
   る判定論理を含んで成るものであることを特徴とする請
   求項３記載の半導体メモリ。