JPH0612617B2 - 擬似スタティックｒａｍ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）に関するもので、例えば、一対の相補デー
タ線を短絡することによってプリチャージを行う方式の
ダイナミック型ＲＡＭに利用して有効な技術に関するも
のである。

〔背景技術〕

本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型ＲＡＭを提
案した（特願昭５７−１６４８３１号）。すなわち、情
報を電荷の形態で記憶するキャパシタとアドレス選択用
ＭＯＳＦＥＴとによって構成されるダイナミック型メモ
リセルを用いるとともに、その周辺回路をＣＭＯＳ（相
補型ＭＯＳ）スタティック型回路で構成し、上記アドレ
ス信号の変化を検出して必要なタイミング信号を得るこ
とによって、外部からはスタティック型ＲＡＭと同等に
扱えるようにするものである。このようにダイナミック
型メモリアレイを用いた場合、電源投入時にはメモリア
レイ等のダイナミック型回路部分にプリチャージが行わ
れないため、その書込み又は読み出しに先立って、一旦
各ダイナミック型回路を動作させるという複数サイクル
のダミーサイクルを設ける必要がある。

そこで、本願発明者は、上記ダミーサイクルが不要なダ
イナミック型ＲＡＭを考えた。

〔発明の目的〕

この発明の目的は、電源投入後に直ちに書き込み又は読
み出し動作を行うことのできるダイナミック型ＲＡＭを
提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、電
源投入を検出して１ショットパルスを発生させ、このパ
ルス信号によって、ダイナミック型メモリセルからなる
メモリアレイにおける相補データ線間のＣＭＯＳラッチ
回路構成のセンスアンプを動作させて、相補データ線の
一方を電源電圧レベルにまた他方を回路の接地電位にさ
せることによって、その後相補データ線間のプリチャー
ジ回路を動作させて相補データ線相互を短絡させること
で電源電圧の１／２のレベルにプリチャージできるよう
にしたものである。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成され、例えば、
端子Ｄin，Ｄout，Ａ０〜Ａ１７，▲▼，▲
▼，▲▼及びＶcc，Ｖssは、その外部端子とさ
れ、端子Ｖcc，Ｖssには図示しない適当な外部電源装置
から給電が行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、後述するように記憶用キャパシタとアドレス選
択用ＭＯＳＦＥＴで構成された公知の１ＭＯＳ型メモリ
セルがマトリックス状に配置されている。この実施例で
は、上記メモリセルは一対の平行に配置された相補デー
タ線Ｄ，のいずれか一方に、その入出力ノードが結合
された二交点方式で配置される。この実施例では、これ
らの相補データ線の電源投入直後におけるレベルを規定
するため、各相補データ線には後述するようなＭＯＳＦ
ＥＴが設けられている。

回路記号ＰＣで示されているのは、データ線プリチャー
ジ回路である。この実施例のメモリアレイのプリチャー
ジ動作は、後述するように一対の相補データ線（後述す
る共通相補データ線も同様である）をＭＯＳＦＥＴによ
り単に短絡することにより上記相補データ線Ｄ，を約
Ｖcc／２の中間レベルにするものである。これにより、
０ボルトからＶccレベルまでチャージアップするものに
比べ、そのレベル変化量が小さく、プリチャージＭＯＳ
ＦＥＴのゲート電圧通常の論理レベル（Ｖcc）を用いて
も十分に非飽和状態でオンさせることが出来るからプリ
チャージ動作を高速に、しかも低消費電力のもとに行う
ことができる。上記のように、プリチャージレベルを約
Ｖcc／２の中間レベルにするものであるので、メモリセ
ルの読み出し時においても、メモリセルのスイッチＭＯ
ＳＦＥＴのゲート電圧（ワード線選択電圧）として通常
の論理レベル（Ｖcc）を用いても十分に非飽和状態でオ
ンさせることが出来るから、ブートストラップ電圧を用
いることなく、情報記憶キャパシタの全電荷読み出しが
可能となる。また、読み出し基準電圧は、メモリセルが
選択されない一方のデータ線のプリチャージレベルを利
用することによって、読み出し基準電圧を形成するダミ
ーセルが不要になる。

回路記号ＳＡで示されているのは、センスアンプであ
り、特に制限されないが、電源電圧Ｖccと回路の接地電
位ＶssにそれぞれＰチャンネルＭＯＳＦＥＴとＮチャン
ネルＭＯＳＦＥＴとで構成された一対のパワースイッチ
ＭＯＳＦＥＴが設けられたＣＭＯＳ（相補型ＭＯＳ）ラ
ッチ回路で構成され、その一対の入出力ノードは、上記
相補データ線Ｄ，に結合されている。タイミングパル
スφpaは、上記パワースイッチＭＯＳＦＥＴを制御する
ためのものである。なお、ＮチャンネルＭＯＳＦＥＴと
ＰチャンネルＭＯＳＦＥＴで構成されたパワースイッチ
ＭＯＳＦＥＴを制御するために、非反転タイミングパル
スφpaと反転タイミングパルスpaとが用いられるが、
同図では未反転タイミングパルスφpaのみが示されてい
る。上記一対のパワースイッチＭＯＳＦＥＴは、上記の
プリチャージ動作の開始直前にオフ状態にされる。これ
により相補データ線Ｄ，はフローティング状態でＶc
c，Ｖssレベルを保持する。

回路記号Ｃ−ＳＷで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線（一本の線で表す）ＣＤ，▲
▼に結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子Ａ０〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号ａ０〜ａ８，
０〜８を形成する。なお、以後の説明及び図面では、
一対の内部相補アドレス信号、例えばａ０，０を内部
相補アドレス信号ａ０と表すことにする。したがって、
上記内部相補アドレス信号ａ０〜ａ８，０〜８は、
内部相補アドレス信号ａ０〜ａ８と表す。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１７からの外部ア
ドレス信号を受けて、内部相補アドレス信号ａ９〜ａ１
７，９〜１７を形成する。なお、上述した内部相補
アドレス信号の表し方に従って図面及び以下の説明で
は、上記内部相補アドレス信号ａ９〜ａ１７，９〜
１７を内部相補アドレス信号ａ９〜ａ１７と表す。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た内部相補アドレス信号ａ０〜ａ８を受けて、Ｍ−ＡＲ
Ｙのワード線選択信号を形成する。このワード線選択信
号は、ワード線選択タイミング信号φｘに同期して、Ｍ
−ＡＲＹに伝えられる。

回路記号ＭＡで示されているのは、メインアンプであ
り、上記センスアンプＳＡと同様な回路構成とされる。

回路記号ＤＯＢで示されているのは、データ出力バッフ
ァであり、タイミングパルスrwにより、メインアンプ
ＭＡからの読み出しデータを外部端子Ｉ／Ｏにそれぞれ
送出する。なお、書込み時には、タイミングパルスrw
のロウレベルによりこのデータ出力バッファＤＯＢは、
不動作（出力ハイインピーダンス）状態にされる。

回路記号ＤＩＢで示されているのは、データ入力バッフ
ァであり、タイミングパルスrwにより、外部端子Ｉ／
Ｏからの書込みデータを共通相補データ線に伝える。な
お、読み出し時には、タイミングパルスrwのロウレベ
ルによりこのＤＩＢは上記同様に不動作にされる。これ
により、必要ならば、上記端子ＤoutとＤinとは共通の
外部データバスに接続することができる。なお、上記端
子ＤoutとＤinとは共通の端子としてもよい。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＲＡＴＤで示されているのは、特に制限されな
いが、アドレス信号ａ０〜ａ８（又は０〜８）を受
けて、その立ち上がり又は立ち下がりの変化検出するア
ドレス信号変化検出回路である。回路記号ＣＡＴＤで示
されているのは、特に制限されないが、アドレス信号ａ
９〜ａ１７（又は９〜１７）を受けて、その立ち上
がり又は立ち下がりの変化を検出するアドレス信号変化
検出回路である。

上記アドレス信号変化検出回路ＲＡＴＤは、特に制限さ
れないが、アドレス信号ａ０〜ａ８と、その遅延信号と
をそれぞれ受ける排他的論理和回路と、これらの排他的
論理和回路の出力信号を受ける論理和回路とによって構
成される。すなわち、アドレス信号とそのアドレス信号
の遅延信号とを受ける排他的回路が各アドレス信号に対
して設けられている。この場合９個の排他的論理和回路
が設けられており、この９個の排他的論理和回路の出力
信号が論理和回路に入力されている。このアドレス信号
変化検出回路ＲＡＴＤは、アドレス信号ａ０〜ａ８のう
ちいずれか１つでも変化すると、その変化タイミングに
同期したアドレス信号変化検出パルスφｒを形成する。

上記アドレス信号変化検出回路ＣＡＴＤは、上記アドレ
ス信号変化検出回路ＲＡＴＤと同様な構成にされてい
る。すなわち、アドレス信号ａ９〜ａ１７と、その遅延
信号とをそれぞれ受ける排他的論理和回路と、これらの
排他点論理和回路の出力信号を受ける論理和回路とによ
って構成されている。このアドレス信号変化検出回路Ｃ
ＡＴＤは、上記アドレス信号変化検出回路ＲＡＴＤと同
様に、アドレス信号ａ９〜ａ１７のうちいずれか１つで
も変化したとき、その変化タイミングに同期したアドレ
信号変化検出パルスφｃを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、ことタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφｒ，φｃの他、外部
端子から供給されるライトイネーブル信号▲▼，チ
ップ選択信号▲▼を受けて、上記一連のタイミング
パルスと後述するメモリアレイＭ−ＡＲＹのシリアル読
み出し動作に必要なタイミングパルスを形成する。ま
た、このタイミング発生回路ＴＧは、後述するように電
源投入時の相補データ線の自動レベル設定を行うための
１ショントパルス発生回路を内蔵している。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、後述する自動リフレッシュ回路ＲＥＦからの制御
信号（図示せず）に従って、上記アドレスバッファＲ−
ＡＤＢで形成された内部相補アドレス信号ａ０〜ａ８
と、上記自動リフレッシュ回路ＲＥＦ形成された内部相
補アドレス信号ａ０〜ａ８とを選択的に上記デコーダＲ
−ＤＣＲに伝える。

回路記号Ｖbb−Ｇで示されているのは、基板バイアス電
圧発生回路である。基板バイアス電圧発生回路Ｖbb−Ｇ
は、集積回路の外部端子を構成する電源端子Ｖccと基準
電位端子もしくはアース端子との間に加えられる＋５Ｖ
のような正電源電圧に応答して、半導体基板に供給すべ
き負のバックバイアス電圧−Ｖbbを発生する。これによ
って、ＮチャンネルＭＯＳＦＥＴの基板ゲートにバック
バイアス電圧が加えられることになる。

回路記号ＲＥＦで示されているのは、自動リフレッシュ
回路であり、フレッシュアドレスカウンタ，タイマー等
を含んでおり、外部端子からのリフレッシュ信号▲
▼をロウレベルにすることにより起動される。すな
わち、チップ選択信号▲▼がハイレベルのときにリ
フレッシュ信号ＲＥＳＨをロウレベルにすると自動リフ
レッシュ回路ＲＥＦは、マルチプレクサＭＰＸに切り換
えて、内蔵のリフレッシュアドレスカウンタからの内部
アドレス信号をロウデコーダＲ−ＤＣＲに伝えて一本の
ワード線選択によるリフレッシュ動作（オートリフレッ
シュ）を行う。また、リフレッシュ信号▲▼を
ロウレベルにしつづけるとタイマーが作動して、一定時
間毎にリフレッシュアドレスカウンタが歩進させられ
て、この間連続的なリフレッシュ動作（セルフリフレッ
シュ）を行う。

図示のブロックのダイナミック型ＲＡＭは、擬似スタテ
ィック型ＲＡＭを構成する。種々の回路動作は、アドレ
ス信号変化検出回路ＲＡＴＤ及びＣＡＴＤから送出され
る検出パルスφｒ，φｃによって制御される。

マルチプレクサＭＰＸから出力されるロウ系の内部アド
レス信号の少なくとも１つにおけるレベル変化に応じて
検出パルスφｒが出力されると、それに応じてタイミン
グ発生回路ＴＧからロウ系回路の動作を制御するための
タイミング信号が出力される。タイミング信号φpaは、
検出パルスφｒが発生されると、それに応じてセンスア
ンプＳＡを非動作にさせるレベルにされる。タイミング
信号φｐは、タイミング信号φpaが変化されると同時も
しくは若干遅延されたタイミングから所定期間だけ例え
ばハイレベルのプリチャージ指示レベルにされる。これ
によりプリチャージ回路ＰＣが動作され、メモリアレイ
Ｍ−ＡＲＹにおける各データ線がほゞＶcc／２レベルに
プリチャージされる。すなわち、データ読み出し動作前
の前準備が実行される。

タイミング信号φｘは、検出パルスφｒと同期して例え
ばロウレベルにされ、タイミング信号φｐがロウレベル
にされた後にハイレベルにされる。ロウデコーダＲ−Ｄ
ＣＲは、タイミング信号φｘがハイレベルにされること
によって動作される。その結果、メモリアレイＭ−ＡＲ
Ｙにおける複数のワード線のうちロウ系の内部アドレス
信号に対応された１つが選択されるようになる。

タイミング信号φpaは、タイミング信号φｘがハイレベ
ルにされた後に、センスアンプＳＡを動作させるレベル
にされる。これによってメモリアレイＭ−ＡＲＹにおけ
るメモリセルから読み出されたデータの増幅が開始され
る。

タイミング信号φｙは、検出パルスφｒの発生とともに
ロウレベルにされ、タイミング信号φｘ及びφpaが発生
された後にハイレベルにされる。タイミング信号φｙ
は、またタイミング信号φｘがハイレベルにされている
ときにおいて検出パルスφｃが発生されると、すなわち
ロウ系アドレス信号が変化されるとその時から所定期間
だけロウレベルのリセットレベルにされた後にハイレベ
ルにされる。カラムデコーダＣ−ＤＣＲは、タイミング
信号φｙがハイレベルにされることによって動作され
る。カラムデコーダＣ−ＤＣＲの動作によってカラムス
イッチＣ−ＳＷが動作させられるようになる。その結
果、メモリアレイＭ−ＡＲＹにおける複数対のデータ線
のうちカラム系アドレス信号に対応された１つが選択さ
れる。

タイミング信号φmaは、タイミング信号φｙがロウレベ
ルにされるとこれに同期してロウレベルにされ、タイミ
ング信号φｙがハイレベルにされた後にハイレベルにさ
れる。メインアンプＭＡは、タイミング信号φmaがハイ
レベルにされることによって動作される。

タイミング信号は、外部端子▲▼におけるチップ選
択信号がロウレベル（選択レベル）にされ、かつ外部端
子▲▼におけるライトエネイブル信号がハイレベル
（読み出し動作指示レベル）にされているときに例えば
ロウレベルにされる。

第２図には、上記メモリアレイＭ−ＡＲＹにおける相補
データ線は自動レベル設定回路の参考例の回路図が示さ
れている。同図の各回路素子は、公知のＣＭＯＳ（相補
型ＭＯＳ）集積回路の製造技術によって、１個の単結晶
シリコンのような半導体基板上において形成される。な
お、同図において、特に説明をしない場合はＮチャンネ
ルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）
である。また、ソース・ドレイン間に直線が付加された
ＭＯＳＦＥＴはＰチャンネル型ＭＯＳＦＥＴである。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。これ
によって、半導体基板は、その上に形成された複数のＮ
チャンネルＭＯＳＦＥＴの共通の基板ゲートを構成す
る。Ｎ型ウェル領域は、その上に形成されたＰチャンネ
ルＭＯＳＦＥＴの基体ゲートを構成する。Ｐチャンネル
ＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領域は、
第１図の電源端子ＶCCに結合される。

第２図において、メモリアレイＭ−ＡＲＹは、その二対
の行が代表として示されており、それぞれ一対の平行に
配置された相補データＤ，に、アドレス選択用ＭＯＳ
ＦＥＴＱｍと情報記憶用キャパシタＣｓとで構成された
複数のメモリセルのそれぞれの入出力ノードが所定の規
則性をもって配分されて結合されている。同じ列に配置
されたメモリセルのアドレス選択用ＭＯＳＦＥＴＱｍ
は、そのゲートが対応するワード線Ｗに結合される。

プリチャージ回路ＰＣは、代表として示されたＭＯＳＦ
ＥＴＱ１，Ｑ２のように、相補データ線Ｄ，間に設け
られたスイッチＭＯＳＦＥＴにより構成される。これら
のＭＯＳＦＥＴＱ１，Ｑ２は、そのゲートにタイミング
パルスφｐが供給される。

この参考例では、電源投入直後における相補データ線
Ｄ，を電源電圧Ｖccと回路の接地電位Ｖssに設定する
ため、一方の相補データ線ＤにＮチャンネルＭＯＳＦＥ
ＴＱ３，Ｑ５のソース又はドレインが結合され、他方の
相補データ線にＰチャンネルＭＯＳＦＥＴＱ４，Ｑ６の
ソース又はドレインが結合される。上記ＮチャンネルＭ
ＯＳＦＥＴＱ３，Ｑ５の他方のソース又はドレインは、
相互に共通接続され、タイミング信号φ２が供給され
る。上記ＰチャンネルＭＯＳＦＥＴＱ４，Ｑ６の他方の
ソース又はドレインは、相互に共通接続され、タイミン
グ信号φ１が供給される。上記ＮチャンネルＭＯＳＦＥ
ＴＱ３，Ｑ５のゲートには、上記タイミング信号φ１が
共通に供給され、ＰチャンネルＭＯＳＦＥＴＱ４，Ｑ６
のゲートには、上記タイミング信号φ２が共通に供給さ
れる。

これらのタイミング信号φ１，φ２は、次の電圧検出回
路によって形成される。電源電圧Ｖccの立ち上がり電圧
は、ＰチャンネルＭＯＳＦＥＴＱ７とキャパシタＣによ
って遅延される。すなわち、ＰチャンネルＭＯＳＦＥＴ
Ｑ７は、そのゲートに定常的に回路の接地電位が供給さ
れることによって抵抗手段して作用する。これにより、
ＭＯＳＦＥＴＱ７とキャパシタＣとの接続点（ノードＮ
１）の電圧は、電源投入による電源電圧Ｖccの立ち上が
りに対して遅れて徐々に立ち上がる。この電圧Ｎ１は、
一方においてナンド（ＮＡＮＤ）ゲート回路Ｇ１の一方
の入力に供給される。上記電圧Ｎ１は、他方において遅
延回路ＤＬを通して上記ナンドゲート回路Ｇ１の他方の
入力に供給される。すなわち、遅延回路ＤＬの出力Ｎ２
は、上記電圧Ｎ１から遅れて立ち上がる電圧にされる。
これにより、ナンドゲート回路Ｇ１は、電源電圧Ｖccが
その動作電圧に達したとき、その入力がロジックスレッ
ショルド電圧以下のロウレベル（論理“０”）であるの
で、ハイレベル（論理“１”）の出力信号（タイミング
信号φ１）を形成する。上記電圧Ｎ１が先にナンドゲー
ト回路Ｇ１のロジックスレッショルド電圧以上の高いレ
ベルにされるが、遅延回路ＤＬの出力Ｎ２が未だロジッ
クスレッショルド電圧以下のロウレベルであるので、そ
の出力をハイレベルのままとする。そして、遅れて遅延
回路ＤＬの出力Ｎ２がナンドゲート回路Ｇ１のロジック
スレッショルド電圧電圧以上に達した時、上記ナンドゲ
ート回路Ｇ１の出力は、ハイレベルからロウレベルに変
化する。この出力は、直列形態にされたインバータ回路
ＩＶ１，ＩＶ２を介して上記タイミング信号φ１として
送出される。また、上記タイミング信号φ１は、インバ
ータ回路ＩＶ３により反転され、上記タイミング信号φ
２として送出される。上記インバータ回路ＩＶ２とＩＶ
３は、上記レベル設定用のＭＯＳＦＥＴＱ３〜Ｑ６の制
御信号であるとともに、相補データ線Ｄ，のレベルを
供給するものであるので、その電流駆動能力が比較的大
きく設定されるものである。

この参考例では、上述のように電源投入直後にハイレベ
ルになるタイミング信号φ１とその反転タイミング信号
φ２が形成される。上記タイミング信号φ１のハイレベ
ルにより、ＮチャンネルＭＯＳＦＥＴＱ３，Ｑ５はオン
状態にされ、それに結合された相補データ線Ｄをタイミ
ング信号φ２のロウレベルに設定する。また、タイミン
グ信号φ２のロウレベルによりＰチャンネルＭＯＳＦＥ
ＴＱ４，Ｑ６はオン状態にされ、それに結合された相補
データ線Ｄ，をタイミング信号φ１のハイレベルに設
定するものである。

そして、上記タイミング信号φ１がロウレベルに、タイ
ミング信号φ２がハイレベルになると、ＮチャンネルＭ
ＯＳＦＥＴＱ３，Ｑ５及びＰチャンネルＭＯＳＦＥＴＱ
４，Ｑ６は共にオフ状態にされる。これにより、相補デ
ータ線Ｄ，は、フローティング状態で上記ロウレベル
とハイレベルとを保持する。以後、書き込み又は読みし
出し動作のためのアドレス信号を供給すると、その変化
タイミングでタイミングパルスφｐが形成され、プリチ
ャージＭＳＯＦＥＴＱ１，Ｑ２はオン状態になって、相
補データ線を短絡して上記相補データ線Ｄ，を約Ｖcc
／２のプリチャージレベルにさせる。これにより、書き
込み又は読み出し動作を直ちに開始することができる。

第４図には、この発明の一実施例の回路図が示されてい
る。この実施例では、上記電源投入直後の相補データ線
のレベル設定回路として、センスアンプＳＡを利用する
ものである。すなわち、センスアンプＳＡは、Ｐチャン
ネルＭＯＳＦＥＴＱ１１，Ｑ１３と、ＮチャンネルＭＯ
ＳＦＥＴＱ１０，Ｑ１２とからなるＣＭＯＳラッチ回路
で構成され、その一対の入出力ノードが上記相補データ
線Ｄ，に結合されている。上記ラッチ回路は、Ｐチャ
ンネルＭＯＳＦＥＴＱ１９を通して電源電圧Ｖccが供給
され、ＮチャンネルＭＯＳＦＥＴＱ１８を通して回路の
接地電圧Ｖssが供給されることによって動作状態にされ
る。他のセンスアンプＳＡも上記類似のＰチャンネルＭ
ＯＳＦＥＴＱ１５，Ｑ１７とＮチャンネルＭＯＳＦＥＴ
Ｑ１４，Ｑ１６とからなるＣＭＯＳラッチ回路により構
成され、上記スイッチＭＯＳＦＥＴＱ１９，Ｑ１８を通
して共通に動作電圧が供給される。

上記パワースイッチＭＯＳＦＥＴＱ１８のゲートには、
タイミングパルスφpa’が供給され、パワースイッチＭ
ＯＳＦＥＴＱ１９のゲートには、インバータ回路ＩＶ４
を介して反転されたタイミングパルスpa’が供給され
る。このタイミングパルスφpa’は、次の回路により形
成される。

上記２図に示した参考例回路と同様なＰチャンネルＭＯ
ＳＦＥＴＱ７とキャパシタＣ及び遅延回路ＤＬ，ナンド
ゲート回路Ｇ１とで形成された１ショットパルスφ１’
は、排他的論理和回路ＥＸの一方の入力端子に供給され
る。この排他的論理和回路ＥＸの他方の入力端子には、
センスアンプの動作タイミングパルスφpaが供給され
る。そして、この排他的論理和回路ＥＸの出力から、上
記タイミングパルスφpa’が形成される。

この実施例では、電源投入直後では、センスアンプの動
作タイミングパルスφpaが形成されずロウレベル（論理
“０”）になっている。したがって、電源投入によっ
て、第３図に示したのと同様なタイミング信号φ１’が
形成されると、そのハイレベル（論理“１”）の期間
に、ハイレベルになるタイミングパルスφpa’が形成さ
れる。これにより、上記ＣＭＯＳラッチ回路に動作電圧
を供給するＮチャンネルＭＯＳＦＥＴＱ１８とＰチャン
ネルＭＯＳＦＥＴＱ１９がオン状態にされる。上記ＣＭ
ＯＳラッチ回路は、上記動作電圧の供給により動作を開
始し、相補データ線Ｄ，のうち一方をハイレベルに、
他方をロウレベルにする。上記タイミング信号φ１’の
ロウレベルによりタイミングパルスφpa’がロウレベル
になると、上記パワースイッチＭＯＳＦＥＴＱ１８，Ｑ
１９はオフ状態にされる。これにより相補データ線Ｄ，
は、フローティング状態でハイレベルとロウレベルと
を保持するものとされる。以後の動作は上記第２図の参
考例と同様である。

この実施例では、センスアンプ回路を利用して、電源投
入直後のメモリアレイＭ−ＡＲＹにおける相補データ線
Ｄ，のレベル設定を行うことができるから、電源投入
を検出して１ショットパルスを発生する回路等比較的簡
単な回路により、上記自動レベル設定を行うことができ
る。

第２図のような参考例の場合には、プリチャージのため
に相補データ線にＭＯＳＦＥＴＱ３〜Ｑ６を結合するこ
とになり、かかるＭＯＳＦＥＴＱ３〜Ｑ６のそれぞれが
スタティック型ＲＡＭと同様な高速動作が期待されるべ
き擬似スタティック型ＲＡＭの動作速度を制限する一つ
の要因となる。これに対して、第４図の実施例の場合
は、センスアンプそれ自身をプリチャージ手段とするの
で、第２図のものに比べて素子数を少なくできるととも
に、相補データ線に寄生する容量を小さくでき、高速化
が容易となる。また、第２図のような参考例の場合に
は、共通のインバータ回路ＩＶ１，ＩＶ２は、すべての
相補データ線に同時にプリチャージを行なえるよう大き
な駆動力をもつように大きなサイズにする必要がある。
これに対し、第４図の実施例の場合は、それぞれのセン
スアンプによって対応する相補データ線のプリチャージ
を行なえばよいので、高速度のプリチャージが可能とな
る。

なお、第４図においては、相補データＤ，は、カラム
スイッチＭＯＳＦＥＴＱ２０，Ｑ２１及びＱ２３，Ｑ２
４を介して共通相補データ線ＣＤ，▲▼に結合され
る。これらのカラムスイッチＭＯＳＦＥＴＱ２０，Ｑ２
１及びＱ２３，Ｑ２４のゲートは、共通化されてカラム
デコーダＣ−ＤＣＲによって形成された選択信号が供給
される。このようなカラム選択回路は、第２図において
は省略されている。

〔効 果〕

(1)電源投入を検出して１ショットパルスを発生させ
て、これにより、メモリアレイにおける相補データ線の
レベル設定を自動的行うことができるから、電源投入直
後に直ちに書き込み又は読み出し動作を行うことができ
るという効果が得られる。言い換えるならば、相補デー
タ線におけるＶcc／２プリチャージの前提となるレベル
設定を行うダミーサイクルが不要になる。これによっ
て、扱い易いスタティック型ＲＡＭの動作に近づけた擬
似スタティック型ＲＡＭを実現できる。

(2)相補データ線のレベル設定をセンスアンプを構成す
るＣＭＯＳラッチ回路の増幅動作を利用することによ
り、極めて簡単な回路を付加するだけで、上記自動レベ
ル設定を実現することができるという効果が得られる。

(3)ＣＭＯＳラッチ回路構成のセンスアンプは、良く知
られているようにその出力すなわち相補データを、電源
電圧レベルと接地電位レベルとに充分に駆動できる能力
を持つ。それ故に、プリチャージ回路（Ｑ１，Ｑ２）が
動作されたときの相補データ線のプリチャージ電位は、
予めＣＭＯＳラッチ回路によって相補データ線に与えら
れた電源電圧レベルと接地電圧レベルとによって正確に
Ｖcc／２となる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、電源電圧Ｖcc
の立ち上がりを検出して１ショットパルスを発生させる
回路は、何であってもよい。

〔利用分野〕

この発明は、周辺回路がスタティック型回路により構成
され、メモリアレイがダイナミック型メモリセルにより
構成され、その相補データ線をＶcc／２にプリチャージ
する方式のダイナミック型ＲＡＭに広く利用できるもの
である。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロック図， 第２図は、要部一参考例を示す回路図、 第３図は、その動作を説明するためのタイミング図、 第４図は、この発明の一実施例を示す要図回路図であ
る。 Ｍ−ＡＲＹ……メモリアレイ、ＰＣ……プリチャージ回
路、ＳＡ……センスアンプ、Ｒ−ＡＤＢ……ロウアドレ
スバッファ、Ｃ−ＳＷ……カラムスイッチ、Ｃ−ＡＤＢ
……カラムアドレスバッファ、Ｒ−ＤＣＲ……ロウアド
レスデコーダ、Ｃ−ＤＣＲ……カラムアドレスデコー
ダ、ＭＡ……メインアンプ、ＲＡＴＤ，ＣＡＴＤ……ア
ドレス信号変化検出回路、ＴＧ……タイミング発生回
路、ＲＥＦ……自動リフレッシュ回路、ＤＯＢ……デー
タ出力バッファ、ＤＩＢ……データ入力バッファ、ＭＰ
Ｘ……マルチプレクサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ダイナミック型メモリセルがマトリックス
   状に配置されてなるメモリアレイと、該メモリアレイ内
   のいずれかのメモリ行を指定するロウアドレス信号を受
   ける外部端子および上記メモリアレイ内のいずれかのメ
   モリ列を指定するカラムアドレス信号を受ける外部端子
   と、上記ロウアドレス信号を受けてメモリ行を選択する
   ための信号を形成するロウアドレス選択回路と、上記カ
   ラムアドレス信号を受けてメモリ行を選択するための信
   号を形成するカラムアドレス選択回路と、上記メモリア
   レイ内の互いに対をなす各相補データ線間のレベル差を
   増幅する複数個のセンスアンプと、アドレスカウンタを
   有し外部からの制御信号を受けて起動され上記メモリア
   レイ内のいずれかのメモリ行のワード線を選択するアド
   レス信号を生成する自動リフレッシュ回路と、上記外部
   端子より入力されるアドレス信号の変化を検出するアド
   レス信号変化検出回路と、該アドレス信号変化検出回路
   からの検出信号と外部から制御信号に基づいて上記ロウ
   アドレス選択回路やカラムアドレス選択回路等の内部回
   路に対するタイミング信号を生成するタイミング発生回
   路と、上記各相補データ線間に接続されこれらを短絡さ
   せることによりプリチャージを行なうプリチャージ回路
   と、電源投入時における電源電圧変化を検出して所定時
   間幅のパルス信号を発生するパルス発生回路とを備えた
   擬似スタティックＲＡＭであって、上記センスアンプは
   その一対の入出力端子が上記相補データ線のそれぞれに
   接続されたＣＭＯＳラッチ回路と該ＣＭＯＳラッチ回路
   に電源電圧および接地電位を供給する一対のパワースイ
   ッチＭＯＳＦＥＴとからなり、上記パルス発生回路から
   出力される上記パルス信号と上記タイミング発生回路か
   ら出力されるセンスアンプの動作用タイミング信号とを
   論理回路で論理合成したタイミング信号により上記パワ
   ースイッチＭＯＳＦＥＴをオンさせて各センスアンプを
   動作させるように構成されていることを特徴とする擬似
   スタティックＲＡＭ。