JPH04148228A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04148228A JPH04148228A JP2270734A JP27073490A JPH04148228A JP H04148228 A JPH04148228 A JP H04148228A JP 2270734 A JP2270734 A JP 2270734A JP 27073490 A JP27073490 A JP 27073490A JP H04148228 A JPH04148228 A JP H04148228A
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- JP
- Japan
- Prior art keywords
- input data
- synchronization signal
- period
- latch
- logical operation
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は複数の入力データ及び該入力データの確定期
間のタイミングを指示する同期信号を取り込み、前記入
力データに複数種の論理演算を施すことにより得られる
複数の論理演算結果を記憶する半導体記憶装置に関する
。
間のタイミングを指示する同期信号を取り込み、前記入
力データに複数種の論理演算を施すことにより得られる
複数の論理演算結果を記憶する半導体記憶装置に関する
。
第６図は従来のコマンドレジスタの内部を示すブロック
図である。同図に示すように、通常ＣＰＵから付与され
る所定ビット数の入力データＤＴと、入力データＤＴの
確定期間のタイミングを指示する同期信号ＳＯとを取り
込んでいる。
図である。同図に示すように、通常ＣＰＵから付与され
る所定ビット数の入力データＤＴと、入力データＤＴの
確定期間のタイミングを指示する同期信号ＳＯとを取り
込んでいる。
入力データＤＴは各組合せ回路１８〜１ｃ共通に取り込
まれており、各組合せ回路１ ａ −１ｃは入力データ
ＤＴに基づきそれぞれ所定の論理演算を施し、論理演算
結果Ｌ１〜Ｌ３を遅延回路２８〜２Ｃに出力する。この
時、組合せ回路２ａ、２ｂ及び２ｃそれぞれが、入力デ
ータＤＴを取り込んでから論理演算結果Ｌｌ、Ｌ２及び
Ｌ３を出力するのに要する時間である論理演算遅延時間
はｌｔｌ、ｌｔ２．１ｔ３（ｌｔｌ＜１ｔ２＜１ｔ３）
である。そして、遅延回路２ａ、２ｂ及び２ｃが、各論
理演算結果Ｌｌ、Ｌ２及びＬ３をそれぞれ時間ｄｔｌ、
ｄｔ２．ｄｔ３ （ｄｔｌ＞ｄｔ２＞ｄｔ３）遅延させ
て遅延論理演算結果Ｌｌ’〜Ｌ３′をそれぞれＤフリッ
プフロップ３ａ〜３ｃのＤ入力に出力する。
まれており、各組合せ回路１ ａ −１ｃは入力データ
ＤＴに基づきそれぞれ所定の論理演算を施し、論理演算
結果Ｌ１〜Ｌ３を遅延回路２８〜２Ｃに出力する。この
時、組合せ回路２ａ、２ｂ及び２ｃそれぞれが、入力デ
ータＤＴを取り込んでから論理演算結果Ｌｌ、Ｌ２及び
Ｌ３を出力するのに要する時間である論理演算遅延時間
はｌｔｌ、ｌｔ２．１ｔ３（ｌｔｌ＜１ｔ２＜１ｔ３）
である。そして、遅延回路２ａ、２ｂ及び２ｃが、各論
理演算結果Ｌｌ、Ｌ２及びＬ３をそれぞれ時間ｄｔｌ、
ｄｔ２．ｄｔ３ （ｄｔｌ＞ｄｔ２＞ｄｔ３）遅延させ
て遅延論理演算結果Ｌｌ’〜Ｌ３′をそれぞれＤフリッ
プフロップ３ａ〜３ｃのＤ入力に出力する。
また、同期信号ＳＯが同期信号遅延回路４に取り込まれ
、同期信号遅延回路４は、同期信号を時間ｄｔ４遅延さ
せて、遅延同期信号ＳＯ′をＤフリップフロップ３ａ〜
３ＣのＣ（クロック）入力に共通に出力する。これらＤ
フリップフロップ３８〜３ｃはＣ入力より得られる遅延
同期信号ＳＯの立ち上がりをトリガとして、Ｄ入力より
得た遅延論理演算結果（Ｌ１′〜Ｌ３′）をラッチし、
Ｑ出力Ｑ１〜Ｑ３として外部に出力する。
、同期信号遅延回路４は、同期信号を時間ｄｔ４遅延さ
せて、遅延同期信号ＳＯ′をＤフリップフロップ３ａ〜
３ＣのＣ（クロック）入力に共通に出力する。これらＤ
フリップフロップ３８〜３ｃはＣ入力より得られる遅延
同期信号ＳＯの立ち上がりをトリガとして、Ｄ入力より
得た遅延論理演算結果（Ｌ１′〜Ｌ３′）をラッチし、
Ｑ出力Ｑ１〜Ｑ３として外部に出力する。
第７図は第６図で示したコマンドレジスタの動作を示す
タイミング図である。なお、第７図において入力データ
ＤＴ及び（遅延）論理演算結果Ｌｌ（’）〜Ｌ３（’）
の確定期間を斜線で示す。
タイミング図である。なお、第７図において入力データ
ＤＴ及び（遅延）論理演算結果Ｌｌ（’）〜Ｌ３（’）
の確定期間を斜線で示す。
同図を参照して、時刻ｔ１に入力データＤＴが確定する
と、組合せ回路１８〜１ｃが確定した入力データＤＴに
基づきそれぞれ論理演算を施し、その論理演算結果Ｌｌ
、Ｌ２及びＬ３をそれぞれ時刻ｔ１より論理演算遅延時
間１ｔｌ、ｌｔ２及びｌｔ３経過後の時刻ｔ３．ｔ４及
びｔ５に出力開始する。このように、論理演算遅延時間
が異なるのは、組合せ回路１ａ〜ＩＣそれぞれの論理演
算内容が異なっているためである。一方、入力データＤ
Ｔの確定期間中の時刻ｔ７に同期信号ＳＯが立ち上がる
。
と、組合せ回路１８〜１ｃが確定した入力データＤＴに
基づきそれぞれ論理演算を施し、その論理演算結果Ｌｌ
、Ｌ２及びＬ３をそれぞれ時刻ｔ１より論理演算遅延時
間１ｔｌ、ｌｔ２及びｌｔ３経過後の時刻ｔ３．ｔ４及
びｔ５に出力開始する。このように、論理演算遅延時間
が異なるのは、組合せ回路１ａ〜ＩＣそれぞれの論理演
算内容が異なっているためである。一方、入力データＤ
Ｔの確定期間中の時刻ｔ７に同期信号ＳＯが立ち上がる
。
なお、入力データＤＴの確定期間は、期間Ｔ１（時刻ｔ
１〜ｔ２）であるため、各論理演算結果Ｌ１〜Ｌ３のそ
れぞれの確定期間もそれぞれ時刻ｔ３．ｔ４及びｔ５か
ら期間Ｔ１となる。この入力データＤＴの確定期間Ｔ１
はＣＰＵの高速化に伴いＩｏｎｓ程度と短くなる傾向に
あり、各論理演算結果Ｌ１〜Ｌ３の確定期間のズレを包
含できなくなり、第７図の論理演算結果Ｌ１とＬ３のよ
うに、その確定期間が一致しないケースが起こりやすい
。
１〜ｔ２）であるため、各論理演算結果Ｌ１〜Ｌ３のそ
れぞれの確定期間もそれぞれ時刻ｔ３．ｔ４及びｔ５か
ら期間Ｔ１となる。この入力データＤＴの確定期間Ｔ１
はＣＰＵの高速化に伴いＩｏｎｓ程度と短くなる傾向に
あり、各論理演算結果Ｌ１〜Ｌ３の確定期間のズレを包
含できなくなり、第７図の論理演算結果Ｌ１とＬ３のよ
うに、その確定期間が一致しないケースが起こりやすい
。
確定期間のズしたこれらの論理演算結果Ｌ１〜Ｌ３が、
遅延時間がそれぞれ異なる遅延回路２ａ〜２ｃを介する
ことにより、同時刻ｔ６に遅延論理演算結果Ｌｌ’〜Ｌ
３’の出力を開始するように補正される。その結果、遅
延論理演算結果Ｌｌ’ 〜Ｌ３’の確定期間は時刻ｔ６
から期間Ｔ１と一致する。
遅延時間がそれぞれ異なる遅延回路２ａ〜２ｃを介する
ことにより、同時刻ｔ６に遅延論理演算結果Ｌｌ’〜Ｌ
３’の出力を開始するように補正される。その結果、遅
延論理演算結果Ｌｌ’ 〜Ｌ３’の確定期間は時刻ｔ６
から期間Ｔ１と一致する。
一方、同期信号遅延回路４は、同期信号Ｓｏを時間ｄｔ
４遅延させて、遅延論理演算結果Ｌ１′〜Ｌ３’の確定
期間中の時刻ｔ８に、遅延同期信号ＳＯ′を立ち上げる
。その結果、時刻ｔ８で、各遅延論理演算結果Ｌｌ’〜
Ｌ３’がフリップフロップ３８〜３ｃにそれぞれ正確に
格納される。
４遅延させて、遅延論理演算結果Ｌ１′〜Ｌ３’の確定
期間中の時刻ｔ８に、遅延同期信号ＳＯ′を立ち上げる
。その結果、時刻ｔ８で、各遅延論理演算結果Ｌｌ’〜
Ｌ３’がフリップフロップ３８〜３ｃにそれぞれ正確に
格納される。
このように、従来のコマンドレジスタは、内部に遅延回
路２ａ〜２ｃ及び４を設けることにより、ＣＰＵの高速
ＬＪこ伴う入力データＤＴの確定期間Ｔ１の短縮化に際
しても、正確にコマンドをラッチするように構成してい
る。
路２ａ〜２ｃ及び４を設けることにより、ＣＰＵの高速
ＬＪこ伴う入力データＤＴの確定期間Ｔ１の短縮化に際
しても、正確にコマンドをラッチするように構成してい
る。
なお、各遅延回路２ａ〜２ｃの遅延時間ｄｔｌ〜ｄｔ３
は、 ｌｔｌ＋ｄｌｌ −１ｔ２＋ｄｔ２ 一１ｔ３＋ｄｔ３ ・・・（１）
となるように設定されている。
は、 ｌｔｌ＋ｄｌｌ −１ｔ２＋ｄｔ２ 一１ｔ３＋ｄｔ３ ・・・（１）
となるように設定されている。
高速ＣＰＵ対応の従来のコマンドレジスタは以上のよう
に構成されており、各論理演算結果の出力に遅延回路を
設ける分回路構成が複雑になるという問題点があった。
に構成されており、各論理演算結果の出力に遅延回路を
設ける分回路構成が複雑になるという問題点があった。
また、各遅延回路において、各論理演算結果の確定期間
のズレを正確に補正すべく、それぞれ異なる遅延時間を
厳密に設定する必要があるため、タイミング制御が困難
であるという問題点があった。
のズレを正確に補正すべく、それぞれ異なる遅延時間を
厳密に設定する必要があるため、タイミング制御が困難
であるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たものて、高速ＣＰＵに対応てきるとともに、回路構成
を簡略化でき、タイミング制御を比較的容易に行うこと
ができる半導体記憶装置を得ることを目的とする。
たものて、高速ＣＰＵに対応てきるとともに、回路構成
を簡略化でき、タイミング制御を比較的容易に行うこと
ができる半導体記憶装置を得ることを目的とする。
この発明にかかる半導体記憶装置は、人カデタ及び該入
力データの確定期間のタイミングを指示する同期信号を
取り込み、前記入力データに複数種の論理演算を施すこ
とにより得られる複数の論理演算結果を記憶する装置で
あり、前記同期信号のタイミングに基づき、前記入力デ
ータの確定期間中に該入力データをラッチデータとして
格納する第１の記憶手段と、前記第１の記憶手段の前記
ラッチデータを論理演算し前記複数の論理演算結果をそ
れぞれ出力する複数の組合せ回路と、前記同期信号を所
定期間遅延させて遅延同期信号を出力する遅延回路と、
前記遅延同期信号に基づくタイミングで前記複数の論理
演算結果を記憶する第２の記憶手段とを備えて構成され
ている。
力データの確定期間のタイミングを指示する同期信号を
取り込み、前記入力データに複数種の論理演算を施すこ
とにより得られる複数の論理演算結果を記憶する装置で
あり、前記同期信号のタイミングに基づき、前記入力デ
ータの確定期間中に該入力データをラッチデータとして
格納する第１の記憶手段と、前記第１の記憶手段の前記
ラッチデータを論理演算し前記複数の論理演算結果をそ
れぞれ出力する複数の組合せ回路と、前記同期信号を所
定期間遅延させて遅延同期信号を出力する遅延回路と、
前記遅延同期信号に基づくタイミングで前記複数の論理
演算結果を記憶する第２の記憶手段とを備えて構成され
ている。
この発明においては、第１の記憶手段が同期信号のタイ
ミングに基づき、入力データの確定期間中に該入力デー
タをラッチデータとして格納しており、このラッチデー
タを複数の組合せ回路かそれぞれ論理演算して論理演算
結果を出力する。
ミングに基づき、入力データの確定期間中に該入力デー
タをラッチデータとして格納しており、このラッチデー
タを複数の組合せ回路かそれぞれ論理演算して論理演算
結果を出力する。
したがって、複数の組合せ回路の論理演算結果の確定期
間は、第１の記憶手段におけるラッチデータの格納期間
に比例して長くなる。
間は、第１の記憶手段におけるラッチデータの格納期間
に比例して長くなる。
第１図はこの発明の第１の実施例であるコマンドレジス
タを示す図である。同図に示すように、通常ＣＰＵから
付与される所定ビット数の入力データＤＴと入力データ
ＤＴの確定期間のタイミングを指示する同期信号ＳＯと
を内部のラッチ５に取り込んでいる。ラッチ５は同期信
号ＳＯがＬの時は、入力データＤＴをそのままラッチ出
力データＳ５として出力し、同期信号ＳＯの立ち上がり
時に入力データＤＴをラッチデータとして格納し、以降
、同期信号ＳＯがＨの期間中、格納したラッチデータを
ラッチ出力データＳ５として出力する。
タを示す図である。同図に示すように、通常ＣＰＵから
付与される所定ビット数の入力データＤＴと入力データ
ＤＴの確定期間のタイミングを指示する同期信号ＳＯと
を内部のラッチ５に取り込んでいる。ラッチ５は同期信
号ＳＯがＬの時は、入力データＤＴをそのままラッチ出
力データＳ５として出力し、同期信号ＳＯの立ち上がり
時に入力データＤＴをラッチデータとして格納し、以降
、同期信号ＳＯがＨの期間中、格納したラッチデータを
ラッチ出力データＳ５として出力する。
そして、ラッチ出力データＳ５は組合せ回路１ａ〜１ｃ
に共通に取り込まれる。各組合せ回路１ａ〜ＩＣはラッ
チ出力データＳ５に基づきそれぞれ所定の論理演算を施
し、その論理演算結果Ｌ１〜Ｌ３をＤフリップフロップ
３ａ〜３Ｃの０入力に出力する。この時、各組合せ回路
２ａ、２ｂ及び２Ｃそれぞれの論理演算遅延時間は１１
１，１ｔ２及び１ｔ３ （Ｉｔｌ＜ｌｔ２＜１ｔ３）で
ある。
に共通に取り込まれる。各組合せ回路１ａ〜ＩＣはラッ
チ出力データＳ５に基づきそれぞれ所定の論理演算を施
し、その論理演算結果Ｌ１〜Ｌ３をＤフリップフロップ
３ａ〜３Ｃの０入力に出力する。この時、各組合せ回路
２ａ、２ｂ及び２Ｃそれぞれの論理演算遅延時間は１１
１，１ｔ２及び１ｔ３ （Ｉｔｌ＜ｌｔ２＜１ｔ３）で
ある。
また、同期信号ＳＯが同期信号遅延回路４に取り込まれ
、同期信号遅延回路４は、同期信号ＳＯを時間ｄｔ５遅
延させて、遅延同期信号ＳＯ′をＤフリップフロップ３
ａ〜３ｃのＣ（クロック）入力に共通に出力する。これ
らフリップフロップ３ａ〜３ｃはＣ入力より得られる遅
延同期信号ＳＯ′の立ち上がりをトリガとして、０入力
より得た論理演算結果（Ｌｌ〜Ｌ３）を記憶し、Ｑ出力
Ｑ１〜Ｑ３として外部に出力する。
、同期信号遅延回路４は、同期信号ＳＯを時間ｄｔ５遅
延させて、遅延同期信号ＳＯ′をＤフリップフロップ３
ａ〜３ｃのＣ（クロック）入力に共通に出力する。これ
らフリップフロップ３ａ〜３ｃはＣ入力より得られる遅
延同期信号ＳＯ′の立ち上がりをトリガとして、０入力
より得た論理演算結果（Ｌｌ〜Ｌ３）を記憶し、Ｑ出力
Ｑ１〜Ｑ３として外部に出力する。
第２図は第１図で示したコマンドレジスタの動作を示す
タイミング図である。なお、第２図において入力データ
ＤＴ、ランチ出力データＳ５及び論理演算結果Ｌ」〜Ｌ
３の確定期間を斜線で示す。
タイミング図である。なお、第２図において入力データ
ＤＴ、ランチ出力データＳ５及び論理演算結果Ｌ」〜Ｌ
３の確定期間を斜線で示す。
同図を参照して、時刻ｔ１に入力データＤＴが確定する
と、同期信号ＳＯがしであるため、該確定入力データＤ
Ｔはラッチ５をスルーして、組合せ回路１８〜１ｃにそ
のまま付与される。
と、同期信号ＳＯがしであるため、該確定入力データＤ
Ｔはラッチ５をスルーして、組合せ回路１８〜１ｃにそ
のまま付与される。
そして、組合せ回路１ａ〜ＩＣが、確定した入力データ
ＤＴに基づきそれぞれ論理演算を施し、その論理演算結
果Ｌｌ、Ｌ２及びＬ３をそれぞれ時刻ｔ１より論理演算
遅延時間１ｔｌ、Ｉｔ２及びｌｔ３経過後の時刻ｔ３．
ｔ４．ｔ５に出力する。このように、論理演算遅延時間
か異なるのは、それぞれの論理演算内容か異なっている
ためである。
ＤＴに基づきそれぞれ論理演算を施し、その論理演算結
果Ｌｌ、Ｌ２及びＬ３をそれぞれ時刻ｔ１より論理演算
遅延時間１ｔｌ、Ｉｔ２及びｌｔ３経過後の時刻ｔ３．
ｔ４．ｔ５に出力する。このように、論理演算遅延時間
か異なるのは、それぞれの論理演算内容か異なっている
ためである。
方、入力データＤＴの確定期間中の時刻ｔ７に同期信号
ＳＯが立ち上がる。その結果、ラッチ５に確定期間中の
入力データＤＴ（以下、単に「確定入力データＤＴＪと
いう。）がラッチされる。その後、時刻ｔ２て入力デー
タＤＴの確定期間は終了するが、同期信号ＳＯがＨを維
持するため、時刻ｔ２以降においても、ラウチ５のラッ
チ出力データＳ５は時刻ｔ７にラッチした確定入力デー
タＤＴの値のまま変化しない。
ＳＯが立ち上がる。その結果、ラッチ５に確定期間中の
入力データＤＴ（以下、単に「確定入力データＤＴＪと
いう。）がラッチされる。その後、時刻ｔ２て入力デー
タＤＴの確定期間は終了するが、同期信号ＳＯがＨを維
持するため、時刻ｔ２以降においても、ラウチ５のラッ
チ出力データＳ５は時刻ｔ７にラッチした確定入力デー
タＤＴの値のまま変化しない。
したがって、入力データＤＴの確定期間は、時刻ｔ１〜
ｔ２の期間Ｔ１てあっても、ラッチ出力信号Ｓ５か、確
定入力データＤＴを維持する期間は、時刻ｔ１から同期
信号ＳＯの立ち下がる時刻までに延長される。これに伴
い論理演算結果Ｌ１〜Ｌ３の確定期間もそれぞれ時刻ｔ
３．ｔ４及びｔ５から同期信号ＳＯの立ち下がり時刻に
比例して延長される。
ｔ２の期間Ｔ１てあっても、ラッチ出力信号Ｓ５か、確
定入力データＤＴを維持する期間は、時刻ｔ１から同期
信号ＳＯの立ち下がる時刻までに延長される。これに伴
い論理演算結果Ｌ１〜Ｌ３の確定期間もそれぞれ時刻ｔ
３．ｔ４及びｔ５から同期信号ＳＯの立ち下がり時刻に
比例して延長される。
そして、論理演算結果Ｌ１〜Ｌ３の確定期間・中の時刻
ｔ９に、同期信号遅延回路４は、同期信号ＳＯを時間ｄ
ｔ５遅延させた遅延同期信号ＳＯ′を立ち上げる。その
結果、時刻ｔ９て、各論理演算結果Ｌｌ’ 〜Ｌ３’が
フリップフロップ３ａ〜３ｃにそれぞれ正確に格納され
る。
ｔ９に、同期信号遅延回路４は、同期信号ＳＯを時間ｄ
ｔ５遅延させた遅延同期信号ＳＯ′を立ち上げる。その
結果、時刻ｔ９て、各論理演算結果Ｌｌ’ 〜Ｌ３’が
フリップフロップ３ａ〜３ｃにそれぞれ正確に格納され
る。
このように、この第１の実施例のコマンドレジスタは、
入力データＤＴ及び同期信号ＳＯと組合せ回路２８〜２
Ｃとの間にラッチ５を設け、同期信号ＳＯのタイミング
に基づき、確定期間中の入力データＤＴをラッチしてい
る。このため、入力データＤＴの確定期間が短くなって
も、ラッチ５より出力される確定入力データＤＴの出力
期間を長く設定することかできるため、ＣＰＵの高速化
に伴い入力データの確定期間か短縮化しても、ＩＩ確に
記憶動作を行うことかできる。
入力データＤＴ及び同期信号ＳＯと組合せ回路２８〜２
Ｃとの間にラッチ５を設け、同期信号ＳＯのタイミング
に基づき、確定期間中の入力データＤＴをラッチしてい
る。このため、入力データＤＴの確定期間が短くなって
も、ラッチ５より出力される確定入力データＤＴの出力
期間を長く設定することかできるため、ＣＰＵの高速化
に伴い入力データの確定期間か短縮化しても、ＩＩ確に
記憶動作を行うことかできる。
しかも、従来のように、組合せ回路１ａ〜１ｃそれぞれ
に遅延回路を設ける必要かないため、回路構成は単純化
する。また、ラッチ５のラッチ期間は、組合せ回路１ａ
〜ＩＣ間の演算結果出力期間のズレを包含できる範囲で
適当に設定すればよく、遅延回路４の遅延時間ｄｔ５も
、最も遅い演算結果出力時刻以降に、遅延同期信号ＳＯ
′か立ち上がるように設定すればよいため、そのタイミ
ング制御は容易である。
に遅延回路を設ける必要かないため、回路構成は単純化
する。また、ラッチ５のラッチ期間は、組合せ回路１ａ
〜ＩＣ間の演算結果出力期間のズレを包含できる範囲で
適当に設定すればよく、遅延回路４の遅延時間ｄｔ５も
、最も遅い演算結果出力時刻以降に、遅延同期信号ＳＯ
′か立ち上がるように設定すればよいため、そのタイミ
ング制御は容易である。
第１の実施例のコマンドレジスタでは、入力データＤＴ
の確定期間中に、同期信号ＳＯか立ち上がることが前提
となっており、第４Ａ図に示すように、入力データＤＴ
の確定期間前に同期信号ＳＯが立ち上がる場合、あるい
は第４Ｂ図に示すように、入力データＤＴの確定期間後
に同期信号ＳＯが立ち上がる場合のように、入力データ
ＤＴの確定期間中に同期信号ＳＯか立ち上からないタイ
ミングの入力データＤＴ及び同期信号ＳＯか与えられる
と、ラッチ５に確定入力データＤＴかラッチされないた
め正確に動作しない。
の確定期間中に、同期信号ＳＯか立ち上がることが前提
となっており、第４Ａ図に示すように、入力データＤＴ
の確定期間前に同期信号ＳＯが立ち上がる場合、あるい
は第４Ｂ図に示すように、入力データＤＴの確定期間後
に同期信号ＳＯが立ち上がる場合のように、入力データ
ＤＴの確定期間中に同期信号ＳＯか立ち上からないタイ
ミングの入力データＤＴ及び同期信号ＳＯか与えられる
と、ラッチ５に確定入力データＤＴかラッチされないた
め正確に動作しない。
第３図は、上記第１の実施例における問題の解決を図っ
た、この発明の第２の実施例であるコマンドレジスタを
示すブロック図である。同図に示すように、入力データ
ＤＴとラッチ５との間に遅延回路６を介挿し、同期信号
ＳＯと同期信号遅延回路４及びラッチ５との間に遅延回
路７を介挿している。なお、他の構成は第１図で示した
実施例と同様であるため、説明は省略する。
た、この発明の第２の実施例であるコマンドレジスタを
示すブロック図である。同図に示すように、入力データ
ＤＴとラッチ５との間に遅延回路６を介挿し、同期信号
ＳＯと同期信号遅延回路４及びラッチ５との間に遅延回
路７を介挿している。なお、他の構成は第１図で示した
実施例と同様であるため、説明は省略する。
このように構成することにより、第１の実施例の効果に
加え、第４Ａ図及び第４Ｂ図に示すような入力データＤ
Ｔの確定期間中に同期信号ＳＯが立ち上がらないタイミ
ングの入力データＤＴ及び同期信号ＳＯが与えらても、
遅延回路６及び７によりそれぞれ入力データＤＴ及び同
期信号ＳＯを適当に遅延さ也４ことにより、第５図に示
すように、遅延入力データＤＴ２の確定期間中に遅延同
期信号ＳＯ２が立ち上がるようにタイミング補正するこ
とかできる。
加え、第４Ａ図及び第４Ｂ図に示すような入力データＤ
Ｔの確定期間中に同期信号ＳＯが立ち上がらないタイミ
ングの入力データＤＴ及び同期信号ＳＯが与えらても、
遅延回路６及び７によりそれぞれ入力データＤＴ及び同
期信号ＳＯを適当に遅延さ也４ことにより、第５図に示
すように、遅延入力データＤＴ２の確定期間中に遅延同
期信号ＳＯ２が立ち上がるようにタイミング補正するこ
とかできる。
なお、これらの実施例では、確定した入力データＤＴの
記憶手段としてラッチを示したが、フリップフロップ等
の他の記憶手段を用いてもよい。
記憶手段としてラッチを示したが、フリップフロップ等
の他の記憶手段を用いてもよい。
以上説明したように、この発明によれば、第１の記憶手
段により、同期信号のタイミングに基づき、入力データ
の確定期間中に該入力データをラッチデータとして格納
し、このラッチデータを複数の組合せ回路がそれぞれ論
理演算して論理演算結果を出力する。
段により、同期信号のタイミングに基づき、入力データ
の確定期間中に該入力データをラッチデータとして格納
し、このラッチデータを複数の組合せ回路がそれぞれ論
理演算して論理演算結果を出力する。
したかって、複数の組合せ回路の論理演算結果の確定期
間は、第１の記憶手段におけるラッチデータの格納期間
に比例して長くなる。その結果、入力データの確定期間
か短くなっても、第１の記憶手段におけるラッチデータ
の格納期間を十分長くすることにより、組合せ回路例々
の論理演算遅延時間のスレを包含できる程度に論理演算
結果の確定期間を長く設定することができるため、高速
ＣＰＵから入力データ取り込む際にも、正確に記憶動作
か行える。
間は、第１の記憶手段におけるラッチデータの格納期間
に比例して長くなる。その結果、入力データの確定期間
か短くなっても、第１の記憶手段におけるラッチデータ
の格納期間を十分長くすることにより、組合せ回路例々
の論理演算遅延時間のスレを包含できる程度に論理演算
結果の確定期間を長く設定することができるため、高速
ＣＰＵから入力データ取り込む際にも、正確に記憶動作
か行える。
加えて、従来のように組合せ回路個々に遅延回路を設け
る必要がなくなるため、回路構成を簡略化できる。また
、第１の記憶手段のラッチデータ格納期間は組合せ回路
個々の論理演算遅延時間のズレを包含できる程度に設定
すればよく、遅延回路の遅延時間は最も遅い演算結果出
力以降に、遅延同期信号が立ち上がる（立ち下がる）よ
うに設定すればよいため、厳密なタイミング設定を行う
必要はなく、タイミング制御を比較的容易に行うことが
できる。
る必要がなくなるため、回路構成を簡略化できる。また
、第１の記憶手段のラッチデータ格納期間は組合せ回路
個々の論理演算遅延時間のズレを包含できる程度に設定
すればよく、遅延回路の遅延時間は最も遅い演算結果出
力以降に、遅延同期信号が立ち上がる（立ち下がる）よ
うに設定すればよいため、厳密なタイミング設定を行う
必要はなく、タイミング制御を比較的容易に行うことが
できる。
第１図はこの発明の第１の実施例であるコマンドレジス
タを示すブロック図、第２図その動作を示すタイミング
図、第３図はこの発明の第２の実ｍ 例であるコマンド
レジスタを示すブロック図、第４Ａ図及び第４Ｂ図は第
１の実施例の問題点を指摘したタイミング図、第５図は
第２の実施例の効果を示したタイミング図、第６図は従
来のコマンドレジスタを示すブロック図、第７図はその
動作を示すタイミング図である。 図において、１８〜ＩＣは組合せ回路、３８〜３ｃはフ
リップフロップ、４は同期信号遅延回路、５はラッチ、
６．７は遅延回路である。 なお、各図中同一符号は同一または相当部分を示す。
タを示すブロック図、第２図その動作を示すタイミング
図、第３図はこの発明の第２の実ｍ 例であるコマンド
レジスタを示すブロック図、第４Ａ図及び第４Ｂ図は第
１の実施例の問題点を指摘したタイミング図、第５図は
第２の実施例の効果を示したタイミング図、第６図は従
来のコマンドレジスタを示すブロック図、第７図はその
動作を示すタイミング図である。 図において、１８〜ＩＣは組合せ回路、３８〜３ｃはフ
リップフロップ、４は同期信号遅延回路、５はラッチ、
６．７は遅延回路である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）入力データ及び該入力データの確定期間のタイミ
ングを指示する同期信号を取り込み、前記入力データに
複数種の論理演算を施すことにより得られる複数の論理
演算結果を記憶する半導体記憶装置であって、 前記同期信号のタイミングに基づき、前記入力データの
確定期間中に該入力データをラッチデータとして格納す
る第１の記憶手段と、 前記第１の記憶手段の前記ラッチデータを論理演算し前
記複数の論理演算結果をそれぞれ出力する複数の組合せ
回路と、 前記同期信号を所定期間遅延させて遅延同期信号を出力
する遅延回路と、 前記遅延同期信号に基づくタイミングで前記複数の論理
演算結果を記憶する第２の記憶手段とを備えた半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270734A JP2552388B2 (ja) | 1990-10-08 | 1990-10-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270734A JP2552388B2 (ja) | 1990-10-08 | 1990-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04148228A true JPH04148228A (ja) | 1992-05-21 |
| JP2552388B2 JP2552388B2 (ja) | 1996-11-13 |
Family
ID=17490223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2270734A Expired - Fee Related JP2552388B2 (ja) | 1990-10-08 | 1990-10-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552388B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252948A (ja) * | 1984-05-29 | 1985-12-13 | Nec Corp | 演算処理装置 |
-
1990
- 1990-10-08 JP JP2270734A patent/JP2552388B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252948A (ja) * | 1984-05-29 | 1985-12-13 | Nec Corp | 演算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2552388B2 (ja) | 1996-11-13 |
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