JPH11327680A - クロック伝搬回路 - Google Patents
クロック伝搬回路Info
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- JPH11327680A JPH11327680A JP10125716A JP12571698A JPH11327680A JP H11327680 A JPH11327680 A JP H11327680A JP 10125716 A JP10125716 A JP 10125716A JP 12571698 A JP12571698 A JP 12571698A JP H11327680 A JPH11327680 A JP H11327680A
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- clock
- flip
- flop
- terminal
- circuit
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Abstract
(57)【要約】
【課題】 クロック周波数が高くても安定動作が可能
で、所望の期間だけ確実にクロックを止めることができ
るクロック伝搬回路を提供する。 【解決手段】 本発明のクロック伝搬回路は、入力バッ
ファ１と、ダブルエッジF/F２と、入力バッファ１の出
力を分周してダブルエッジF/F２のクロック端子に供給
するフリップフロップ３を有する。フリップフロップ３
のクロック端子には入力バッファ１の最終段の出力が入
力され、Ｑ出力端子は各ダブルエッジF/Fのクロック端
子に接続される。入力バッファ１を通過したクロックＣ
ＬＫをダブルエッジF/F２に供給する前に、いったんフ
リップフロップ３で分周するようにしたため、ハイレベ
ル期間とローレベル期間の長さを略等しくすることがで
きる。したがって、従来に比べてプロセスの変動による
動作周波数のばらつきを少なくすることができ、ひいて
は、回路の動作速度を向上できる。
で、所望の期間だけ確実にクロックを止めることができ
るクロック伝搬回路を提供する。 【解決手段】 本発明のクロック伝搬回路は、入力バッ
ファ１と、ダブルエッジF/F２と、入力バッファ１の出
力を分周してダブルエッジF/F２のクロック端子に供給
するフリップフロップ３を有する。フリップフロップ３
のクロック端子には入力バッファ１の最終段の出力が入
力され、Ｑ出力端子は各ダブルエッジF/Fのクロック端
子に接続される。入力バッファ１を通過したクロックＣ
ＬＫをダブルエッジF/F２に供給する前に、いったんフ
リップフロップ３で分周するようにしたため、ハイレベ
ル期間とローレベル期間の長さを略等しくすることがで
きる。したがって、従来に比べてプロセスの変動による
動作周波数のばらつきを少なくすることができ、ひいて
は、回路の動作速度を向上できる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックの立ち上
がりエッジと立ち下がりエッジの双方でデータを取り込
むフリップフロップを用いてクロックの伝搬を行う回路
に関する。
がりエッジと立ち下がりエッジの双方でデータを取り込
むフリップフロップを用いてクロックの伝搬を行う回路
に関する。
【０００２】
【従来の技術】クロックの立ち上がりエッジと立ち下が
りエッジの双方でデータを取り込むフリップフロップは
通常、ダブルエッジ・フリップフロップ（以下、ダブル
エッジF/F）と呼ばれる。ダブルエッジF/Fを用いると、
クロックの１周期中に２回データを取り込めるため、デ
ータの伝送効率がよく、例えば、クロック周波数を２分
の１にしても、通常のフリップフロップと同等のデータ
伝送を行うことができる。したがって、ダブルエッジF/
Fを用いれば、回路の消費電力を低減でき、半導体チッ
プ内のクロック線などにダブルエッジF/Fを用いる例が
提案されている。
りエッジの双方でデータを取り込むフリップフロップは
通常、ダブルエッジ・フリップフロップ（以下、ダブル
エッジF/F）と呼ばれる。ダブルエッジF/Fを用いると、
クロックの１周期中に２回データを取り込めるため、デ
ータの伝送効率がよく、例えば、クロック周波数を２分
の１にしても、通常のフリップフロップと同等のデータ
伝送を行うことができる。したがって、ダブルエッジF/
Fを用いれば、回路の消費電力を低減でき、半導体チッ
プ内のクロック線などにダブルエッジF/Fを用いる例が
提案されている。
【０００３】図８はダブルエッジF/Fを用いた従来のク
ロック伝搬回路の回路図である。図示のように、外部か
ら入力されたクロックＣＫは、回路の負荷に応じた段数
の入力バッファ１を通過した後、各ダブルエッジF/F２
のクロック端子に入力される。各ダブルエッジF/F２の
Ｑ出力端子は、不図示の論理回路等に接続される。
ロック伝搬回路の回路図である。図示のように、外部か
ら入力されたクロックＣＫは、回路の負荷に応じた段数
の入力バッファ１を通過した後、各ダブルエッジF/F２
のクロック端子に入力される。各ダブルエッジF/F２の
Ｑ出力端子は、不図示の論理回路等に接続される。
【０００４】半導体チップ内には、クロックにより動作
するフリップフロップ等が多数設けられるため、クロッ
ク線の負荷の増大により所望の電気的特性が得られなく
なるおそれがある。このため、通常は、インバータやバ
ッファからなるクロック伝搬回路またはクロック・ツリ
ー回路を半導体チップ内に設けて、クロック線の負荷を
分散するのが一般的である。また、クロック伝搬回路や
クロック・ツリー回路内にダブルエッジF/Fを用いて消
費電力の低減を図る回路も提案されている。
するフリップフロップ等が多数設けられるため、クロッ
ク線の負荷の増大により所望の電気的特性が得られなく
なるおそれがある。このため、通常は、インバータやバ
ッファからなるクロック伝搬回路またはクロック・ツリ
ー回路を半導体チップ内に設けて、クロック線の負荷を
分散するのが一般的である。また、クロック伝搬回路や
クロック・ツリー回路内にダブルエッジF/Fを用いて消
費電力の低減を図る回路も提案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、クロッ
ク伝搬回路やクロック・ツリー回路内には、インバータ
やバッファが多数接続され、これらインバータやバッフ
ァをクロックが通過すると、クロックに遅れが生じる。
また、インバータやバッファは、信号がハイレベルから
ローレベルに変化する場合と、ローレベルからハイレベ
ルに変化する場合とで、伝搬遅延時間が異なる。したが
って、クロックをインバータやバッファに通すと、クロ
ックのハイレベル期間とローレベル期間の各長さが等し
くならないことが多い。
ク伝搬回路やクロック・ツリー回路内には、インバータ
やバッファが多数接続され、これらインバータやバッフ
ァをクロックが通過すると、クロックに遅れが生じる。
また、インバータやバッファは、信号がハイレベルから
ローレベルに変化する場合と、ローレベルからハイレベ
ルに変化する場合とで、伝搬遅延時間が異なる。したが
って、クロックをインバータやバッファに通すと、クロ
ックのハイレベル期間とローレベル期間の各長さが等し
くならないことが多い。
【０００６】また、ダブルエッジF/F２は、クロックの
立ち上がりエッジと立ち下がりエッジの双方でデータを
取り込むため、ハイレベル期間とローレベル期間のう
ち、短い方の期間の長さが、ダブルエッジF/F２の規格
を満たしていなければならない。すなわち、ダブルエッ
ジF/F２に入力可能なクロックの最高周波数は、クロッ
クのハイレベル期間とローレベル期間のうち、短い方の
期間の長さにより決まってしまう。
立ち上がりエッジと立ち下がりエッジの双方でデータを
取り込むため、ハイレベル期間とローレベル期間のう
ち、短い方の期間の長さが、ダブルエッジF/F２の規格
を満たしていなければならない。すなわち、ダブルエッ
ジF/F２に入力可能なクロックの最高周波数は、クロッ
クのハイレベル期間とローレベル期間のうち、短い方の
期間の長さにより決まってしまう。
【０００７】ところで、クロックを所望のタイミングで
一時的に止める回路は、一般にクロックゲーティング回
路と呼ばれている。図９は従来のクロックゲーティング
回路の一例を示す回路図である。図９の回路は、ANDゲ
ートＧ10の一方の入力端子にクロックＣＬＫを、他方の
入力端子にコントロール信号ＣＴＬをそれぞれ入力し、
双方の論理積を演算して出力するものである。
一時的に止める回路は、一般にクロックゲーティング回
路と呼ばれている。図９は従来のクロックゲーティング
回路の一例を示す回路図である。図９の回路は、ANDゲ
ートＧ10の一方の入力端子にクロックＣＬＫを、他方の
入力端子にコントロール信号ＣＴＬをそれぞれ入力し、
双方の論理積を演算して出力するものである。
【０００８】図１０は図９の回路のタイミング図であ
る。図示のように、コントロール信号ＣＴＬがハイレベ
ルのときのみ、クロックが出力される。図９の回路の出
力ＯＵＴを、クロックの立ち上がりエッジのみでデータ
を取り込む通常のフリップフロップに入力すると、図１
０に示すエッジＥ１，Ｅ３，Ｅ５でデータが取り込まれ
る。一方、図９の回路の出力をダブルエッジF/Fに入力
すると、エッジＥ１〜Ｅ６でデータが取り込まれる。
る。図示のように、コントロール信号ＣＴＬがハイレベ
ルのときのみ、クロックが出力される。図９の回路の出
力ＯＵＴを、クロックの立ち上がりエッジのみでデータ
を取り込む通常のフリップフロップに入力すると、図１
０に示すエッジＥ１，Ｅ３，Ｅ５でデータが取り込まれ
る。一方、図９の回路の出力をダブルエッジF/Fに入力
すると、エッジＥ１〜Ｅ６でデータが取り込まれる。
【０００９】ところが、図９の回路は、クロックＣＫの
エッジの発生を確実に止めることはできない。例えば、
エッジＥ１〜Ｅ５でのみダブルエッジF/Fでデータの取
り込みを行いたい場合に、コントロール信号ＣＴＲを図
１０に示す波形ＣＴＬ′のようにしても、ANDゲートＧ1
0の出力は波形ＯＵＴ′のようになり、余計なエッジＥ
７が生成され、このエッジでデータが取り込まれてしま
う。
エッジの発生を確実に止めることはできない。例えば、
エッジＥ１〜Ｅ５でのみダブルエッジF/Fでデータの取
り込みを行いたい場合に、コントロール信号ＣＴＲを図
１０に示す波形ＣＴＬ′のようにしても、ANDゲートＧ1
0の出力は波形ＯＵＴ′のようになり、余計なエッジＥ
７が生成され、このエッジでデータが取り込まれてしま
う。
【００１０】このように、図９のANDゲートＧ10のよう
な論理ゲート素子を用いてクロックゲーティングを行う
と、クロックエッジの発生を確実に止めることができな
いことから、消費電力を思うように低減できないという
問題があった。
な論理ゲート素子を用いてクロックゲーティングを行う
と、クロックエッジの発生を確実に止めることができな
いことから、消費電力を思うように低減できないという
問題があった。
【００１１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、クロック周波数が高くても安
定動作が可能なクロック伝搬回路を提供することにあ
る。
ものであり、その目的は、クロック周波数が高くても安
定動作が可能なクロック伝搬回路を提供することにあ
る。
【００１２】また、本発明の他の目的は、所望の期間だ
け確実にクロックを止めることができるクロック伝搬回
路を提供することにある。
け確実にクロックを止めることができるクロック伝搬回
路を提供することにある。
【００１３】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、クロックの立ち上がりエッ
ジと立ち下がりエッジとの双方でデータの取り込みを行
うダブルエッジ・フリップフロップを有するクロック伝
搬回路において、外部から入力されたクロックに基づい
て、ハイレベル期間とローレベル期間との長さが略等し
い分周クロックを生成する分周回路を備え、前記分周ク
ロックを前記ダブルエッジ・フリップフロップのクロッ
ク端子に入力するものである。
ために、請求項１の発明は、クロックの立ち上がりエッ
ジと立ち下がりエッジとの双方でデータの取り込みを行
うダブルエッジ・フリップフロップを有するクロック伝
搬回路において、外部から入力されたクロックに基づい
て、ハイレベル期間とローレベル期間との長さが略等し
い分周クロックを生成する分周回路を備え、前記分周ク
ロックを前記ダブルエッジ・フリップフロップのクロッ
ク端子に入力するものである。
【００１４】請求項４の発明は、クロックの立ち上がり
エッジと立ち下がりエッジとの双方でデータの取り込み
を行うダブルエッジ・フリップフロップを有するクロッ
ク伝搬回路において、データ入力端子、このデータ入力
端子と同論理の信号を出力可能なＱ出力端子、このＱ出
力端子と反対の論理の信号を出力するＱバー出力端子、
および外部から入力されたクロックが印加されるクロッ
ク端子を有するフリップフロップと、外部から入力され
た制御信号の論理に応じて、前記フリップフロップの前
記Ｑ出力端子およびＱバー出力端子のいずれか一方を選
択して前記データ入力端子に入力する選択回路と、を備
え、前記Ｑ出力端子または前記Ｑバー出力端子を前記ダ
ブルエッジ・フリップフロップのクロック端子に接続す
るものである。
エッジと立ち下がりエッジとの双方でデータの取り込み
を行うダブルエッジ・フリップフロップを有するクロッ
ク伝搬回路において、データ入力端子、このデータ入力
端子と同論理の信号を出力可能なＱ出力端子、このＱ出
力端子と反対の論理の信号を出力するＱバー出力端子、
および外部から入力されたクロックが印加されるクロッ
ク端子を有するフリップフロップと、外部から入力され
た制御信号の論理に応じて、前記フリップフロップの前
記Ｑ出力端子およびＱバー出力端子のいずれか一方を選
択して前記データ入力端子に入力する選択回路と、を備
え、前記Ｑ出力端子または前記Ｑバー出力端子を前記ダ
ブルエッジ・フリップフロップのクロック端子に接続す
るものである。
【００１５】
【発明の実施の形態】以下、本発明に係るクロック伝搬
回路について、図面を参照しながら具体的に説明する。
回路について、図面を参照しながら具体的に説明する。
【００１６】〔第１の実施形態〕図１は本発明に係るク
ロック伝搬回路の一実施形態の回路図である。なお、本
明細書では、図面で信号名の上にバーの付いた信号を、
信号名に「バー」という用語を追加して表現する。
ロック伝搬回路の一実施形態の回路図である。なお、本
明細書では、図面で信号名の上にバーの付いた信号を、
信号名に「バー」という用語を追加して表現する。
【００１７】図１のクロック伝搬回路は、図８に示す従
来のクロック伝搬回路と同様に、入力バッファ１と、ク
ロックの立ち上がりエッジと立ち下がりエッジの双方で
データを取り込むダブルエッジF/F２とを有する。入力
バッファ１やダブルエッジF/F２は、回路負荷に応じた
数だけ設けられる。
来のクロック伝搬回路と同様に、入力バッファ１と、ク
ロックの立ち上がりエッジと立ち下がりエッジの双方で
データを取り込むダブルエッジF/F２とを有する。入力
バッファ１やダブルエッジF/F２は、回路負荷に応じた
数だけ設けられる。
【００１８】図１のクロック伝搬回路は、入力バッファ
１の出力を２分周する分周回路３を有する点に特徴があ
る。この分周回路３は、クロックＣＫの立ち上がりエッ
ジでのみデータを取り込む通常のフリップフロップ３を
用いて構成される。このフリップフロップ３のクロック
端子には入力バッファ１の最終段の出力ＣＬＫが入力さ
れ、Ｑ出力端子は各ダブルエッジF/Fのクロック端子に
接続されている。
１の出力を２分周する分周回路３を有する点に特徴があ
る。この分周回路３は、クロックＣＫの立ち上がりエッ
ジでのみデータを取り込む通常のフリップフロップ３を
用いて構成される。このフリップフロップ３のクロック
端子には入力バッファ１の最終段の出力ＣＬＫが入力さ
れ、Ｑ出力端子は各ダブルエッジF/Fのクロック端子に
接続されている。
【００１９】図２は図１のクロック伝搬回路の動作タイ
ミング図であり、以下、この図を用いて図１の回路の動
作を説明する。初段の入力バッファ１に入力されたクロ
ックＣＫは、縦続接続された入力バッファ１を順に通過
した後、フリップフロップ３のクロック端子に入力され
る。フリップフロップ３のＱバー出力はデータ入力Ｄ端
子に帰還されるため、フリップフロップ３のＱ出力端子
とＱバー出力端子からは、クロックＣＫの２倍の周期の
分周クロックCLK0，CLK0バーが出力される。この分周ク
ロックCLK0が各ダブルエッジF/F２のクロック端子に入
力される。
ミング図であり、以下、この図を用いて図１の回路の動
作を説明する。初段の入力バッファ１に入力されたクロ
ックＣＫは、縦続接続された入力バッファ１を順に通過
した後、フリップフロップ３のクロック端子に入力され
る。フリップフロップ３のＱバー出力はデータ入力Ｄ端
子に帰還されるため、フリップフロップ３のＱ出力端子
とＱバー出力端子からは、クロックＣＫの２倍の周期の
分周クロックCLK0，CLK0バーが出力される。この分周ク
ロックCLK0が各ダブルエッジF/F２のクロック端子に入
力される。
【００２０】図１のように、フリップフロップ３のＱバ
ー出力をデータ入力Ｄ端子に帰還させてクロックＣＬＫ
の分周を行うと、クロックＣＬＫを２分周できるだけで
なく、ハイレベル期間とローレベル期間の長さを略等し
くすることができる。したがって、ダブルエッジF/F２
の各クロック端子には、クロックＣＫと同じ周波数で、
かつデューティ比が略１のクロックCLK0が入力される。
ー出力をデータ入力Ｄ端子に帰還させてクロックＣＬＫ
の分周を行うと、クロックＣＬＫを２分周できるだけで
なく、ハイレベル期間とローレベル期間の長さを略等し
くすることができる。したがって、ダブルエッジF/F２
の各クロック端子には、クロックＣＫと同じ周波数で、
かつデューティ比が略１のクロックCLK0が入力される。
【００２１】また、従来は、クロックのハイレベル期間
とローレベル期間のうち、短い方の期間の長さがダブル
エッジF/F２の規格を満たす必要があったが、図１の回
路では、ハイレベル期間とローレベル期間の長さがほぼ
同じであるため、その分、ダブルエッジF/F２に入力可
能なクロックの周波数を高くすることができ、従来より
も高速動作が可能になる。
とローレベル期間のうち、短い方の期間の長さがダブル
エッジF/F２の規格を満たす必要があったが、図１の回
路では、ハイレベル期間とローレベル期間の長さがほぼ
同じであるため、その分、ダブルエッジF/F２に入力可
能なクロックの周波数を高くすることができ、従来より
も高速動作が可能になる。
【００２２】図３は図１のダブルエッジF/F２の内部構
成を示す回路図の一例である。図３のダブルエッジF/F
は、インバータＩＶ１〜ＩＶ９と、NMOSトランジスタＴ
Ｒ１〜ＴＲ４とを有する。クロックＣＬＫはインバータ
ＩＶ１，ＩＶ３に入力され、データＤはインバータＩＶ
４に入力される。インバータＩＶ４、トランジスタＴＲ
１，ＴＲ２およびインバータＩＶ８は縦続接続され、イ
ンバータＩＶ４，ＩＶ５、トランジスタＴＲ３，ＴＲ４
およびインバータＩＶ９は縦続接続されている。
成を示す回路図の一例である。図３のダブルエッジF/F
は、インバータＩＶ１〜ＩＶ９と、NMOSトランジスタＴ
Ｒ１〜ＴＲ４とを有する。クロックＣＬＫはインバータ
ＩＶ１，ＩＶ３に入力され、データＤはインバータＩＶ
４に入力される。インバータＩＶ４、トランジスタＴＲ
１，ＴＲ２およびインバータＩＶ８は縦続接続され、イ
ンバータＩＶ４，ＩＶ５、トランジスタＴＲ３，ＴＲ４
およびインバータＩＶ９は縦続接続されている。
【００２３】図４は図３のダブルエッジF/F２内部の動
作タイミング図であり、以下、この図を用いて図３のダ
ブルエッジF/F２内部の動作を説明する。図４の時刻Ｔ
１にクロックＣＬＫがハイレベルに変化すると、インバ
ータＩＶ１，ＩＶ２の伝搬遅延により、インバータＩＶ
２の出力ＣＫＹは時刻Ｔ２にハイレベルに変化し、イン
バータＩＶ３の出力ＣＫＸは時刻Ｔ３にローレベルに変
化する。また、時刻Ｔ５にクロックＣＬＫがローレベル
に変化すると、インバータＩＶ３の出力ＣＫＸは時刻Ｔ
６にハイレベルに変化し、インバータＩＶ２の出力ＣＫ
Ｙは時刻Ｔ７にローレベルに変化する。なお、図４のタ
イミング図では、簡略化のため、インバータＩＶ４〜Ｉ
Ｖ９の伝搬遅延時間は考慮に入れていない。
作タイミング図であり、以下、この図を用いて図３のダ
ブルエッジF/F２内部の動作を説明する。図４の時刻Ｔ
１にクロックＣＬＫがハイレベルに変化すると、インバ
ータＩＶ１，ＩＶ２の伝搬遅延により、インバータＩＶ
２の出力ＣＫＹは時刻Ｔ２にハイレベルに変化し、イン
バータＩＶ３の出力ＣＫＸは時刻Ｔ３にローレベルに変
化する。また、時刻Ｔ５にクロックＣＬＫがローレベル
に変化すると、インバータＩＶ３の出力ＣＫＸは時刻Ｔ
６にハイレベルに変化し、インバータＩＶ２の出力ＣＫ
Ｙは時刻Ｔ７にローレベルに変化する。なお、図４のタ
イミング図では、簡略化のため、インバータＩＶ４〜Ｉ
Ｖ９の伝搬遅延時間は考慮に入れていない。
【００２４】トランジスタＴＲ１，ＴＲ３は、インバー
タＩＶ３の出力がハイレベルの間だけオンし、トランジ
スタＴＲ２，ＴＲ４は、インバータＩＶ２の出力がハイ
レベルの間だけオンする。すなわち、クロックＣＬＫが
ローレベルの間は、トランジスタＴＲ１，ＴＲ２の間の
ノードａは入力データＤの論理に応じて変化し、クロッ
クＣＬＫがハイレベルになると、ノードａはクロックＣ
ＬＫがハイレベルになる直前のデータ入力端子Ｄの反転
論理を保持する。
タＩＶ３の出力がハイレベルの間だけオンし、トランジ
スタＴＲ２，ＴＲ４は、インバータＩＶ２の出力がハイ
レベルの間だけオンする。すなわち、クロックＣＬＫが
ローレベルの間は、トランジスタＴＲ１，ＴＲ２の間の
ノードａは入力データＤの論理に応じて変化し、クロッ
クＣＬＫがハイレベルになると、ノードａはクロックＣ
ＬＫがハイレベルになる直前のデータ入力端子Ｄの反転
論理を保持する。
【００２５】また、インバータＩＶ２の出力がハイレベ
ルの間は、データ出力端子Ｑはノードａの反転論理を出
力する。したがって、時刻Ｔ０にデータＤが入力された
場合には、ノードａは時刻Ｔ０〜Ｔ６までデータＤ１を
出力し、Ｑ出力端子は時刻Ｔ２〜Ｔ７までの間、データ
Ｄ１を出力する。以下、同様に、クロックＣＬＫの立ち
上がりエッジと立ち下がりエッジの双方でデータＤ１〜
Ｄ６を順に取り込む。なお、ダブルエッジF/F２の内部
構成は、図３に示したものに限定されず、例えば、NMOS
トランジスタＴＲ１〜ＴＲ４の代わりに、PMOSトランジ
スタを用いて構成してもよい。
ルの間は、データ出力端子Ｑはノードａの反転論理を出
力する。したがって、時刻Ｔ０にデータＤが入力された
場合には、ノードａは時刻Ｔ０〜Ｔ６までデータＤ１を
出力し、Ｑ出力端子は時刻Ｔ２〜Ｔ７までの間、データ
Ｄ１を出力する。以下、同様に、クロックＣＬＫの立ち
上がりエッジと立ち下がりエッジの双方でデータＤ１〜
Ｄ６を順に取り込む。なお、ダブルエッジF/F２の内部
構成は、図３に示したものに限定されず、例えば、NMOS
トランジスタＴＲ１〜ＴＲ４の代わりに、PMOSトランジ
スタを用いて構成してもよい。
【００２６】このように、第１の実施形態では、入力バ
ッファ１を通過したクロックＣＬＫをダブルエッジF/F
２に供給する前に、いったん図１のフリップフロップ３
で分周するようにしたため、分周クロックCLK0のハイレ
ベル期間とローレベル期間の長さを略等しくすることが
できる。したがって、プロセスの変動による動作周波数
のばらつきを従来よりも少なくすることができ、回路の
動作速度を向上できる。
ッファ１を通過したクロックＣＬＫをダブルエッジF/F
２に供給する前に、いったん図１のフリップフロップ３
で分周するようにしたため、分周クロックCLK0のハイレ
ベル期間とローレベル期間の長さを略等しくすることが
できる。したがって、プロセスの変動による動作周波数
のばらつきを従来よりも少なくすることができ、回路の
動作速度を向上できる。
【００２７】また、クロック伝搬回路内にダブルエッジ
F/F２を設ける点では従来と変わらないため、従来と同
様に、低消費電力型のクロック伝搬回路を構成できる。
F/F２を設ける点では従来と変わらないため、従来と同
様に、低消費電力型のクロック伝搬回路を構成できる。
【００２８】〔第２の実施形態〕以下に説明する第２の
実施形態は、ダブルエッジF/F２を用いたクロック伝搬
回路内でクロック・ゲーティングを行うものである。
実施形態は、ダブルエッジF/F２を用いたクロック伝搬
回路内でクロック・ゲーティングを行うものである。
【００２９】図５はクロック伝搬回路の第２の実施形態
の回路図である。図５の回路は、立ち上がりエッジでの
みデータを取り込むフリップフロップ４と、外部からの
制御信号CLKENに基づいて信号の選択を行うマルチプレ
クサ５とを有する。マルチプレクサ５は、制御信号CLKE
Nの論理に応じて、フリップフロップ４のＱ出力とＱバ
ー出力のいずれか一方を選択する。マルチプレクサ５に
より選択された信号は、フリップフロップ４のデータ入
力Ｄ端子に入力される。また、フリップフロップ４のＱ
出力は、各ダブルエッジF/F２のクロック端子に入力さ
れる。
の回路図である。図５の回路は、立ち上がりエッジでの
みデータを取り込むフリップフロップ４と、外部からの
制御信号CLKENに基づいて信号の選択を行うマルチプレ
クサ５とを有する。マルチプレクサ５は、制御信号CLKE
Nの論理に応じて、フリップフロップ４のＱ出力とＱバ
ー出力のいずれか一方を選択する。マルチプレクサ５に
より選択された信号は、フリップフロップ４のデータ入
力Ｄ端子に入力される。また、フリップフロップ４のＱ
出力は、各ダブルエッジF/F２のクロック端子に入力さ
れる。
【００３０】図６は図５の回路の動作タイミング図であ
る。図示のように、マルチプレクサ５は、制御信号CLKE
Nがハイレベルのときには、フリップフロップ４のＱバ
ー出力をフリップフロップ４のデータ入力Ｄ端子に入力
する。したがって、フリップフロップ４のＱ出力端子か
らは、クロックＣＬＫを２分周した分周クロックCLK0が
出力される。
る。図示のように、マルチプレクサ５は、制御信号CLKE
Nがハイレベルのときには、フリップフロップ４のＱバ
ー出力をフリップフロップ４のデータ入力Ｄ端子に入力
する。したがって、フリップフロップ４のＱ出力端子か
らは、クロックＣＬＫを２分周した分周クロックCLK0が
出力される。
【００３１】一方、制御信号CLKENがローレベルのとき
には、マルチプレクサ５はフリップフロップ４のＱ出力
をフリップフロップ４のデータ入力Ｄ端子に入力する。
したがって、フリップフロップ４のＱ出力端子の論理レ
ベルは固定される。
には、マルチプレクサ５はフリップフロップ４のＱ出力
をフリップフロップ４のデータ入力Ｄ端子に入力する。
したがって、フリップフロップ４のＱ出力端子の論理レ
ベルは固定される。
【００３２】このように、第２の実施形態では、制御信
号CLKENの論理に応じて、フリップフロップ４のＱ出力
とＱバー出力のいずれか一方を選択してフリップフロッ
プ４のデータ入力Ｄ端子に入力するため、制御信号CLKE
Nが所定の論理のときだけ、フリップフロップ４から分
周クロックCLK0が出力され、ANDゲートのような論理ゲ
ート素子を用いることなく、クロック・ゲーティングを
行うことができる。
号CLKENの論理に応じて、フリップフロップ４のＱ出力
とＱバー出力のいずれか一方を選択してフリップフロッ
プ４のデータ入力Ｄ端子に入力するため、制御信号CLKE
Nが所定の論理のときだけ、フリップフロップ４から分
周クロックCLK0が出力され、ANDゲートのような論理ゲ
ート素子を用いることなく、クロック・ゲーティングを
行うことができる。
【００３３】これに対して、図９に示す従来の回路のよ
うに、論理ゲート素子を用いてクロック・ゲーティング
を行う場合には、立ち上がりエッジや立ち下がりエッジ
を選択的に遅らせることはできないので、ダブルエッジ
F/Fのクロックゲーティングには使用できない。
うに、論理ゲート素子を用いてクロック・ゲーティング
を行う場合には、立ち上がりエッジや立ち下がりエッジ
を選択的に遅らせることはできないので、ダブルエッジ
F/Fのクロックゲーティングには使用できない。
【００３４】〔第３の実施形態〕以下に説明する第３の
実施形態は、図５のフリップフロップの代わりにダブル
エッジF/Fを用いるものである。
実施形態は、図５のフリップフロップの代わりにダブル
エッジF/Fを用いるものである。
【００３５】図７は第３の実施形態の動作タイミング図
である。なお、第３の実施形態は、図５のフリップフロ
ップ４をダブルエッジF/Fに変更する以外は図５の回路
と同じであるため、回路図を省略する。
である。なお、第３の実施形態は、図５のフリップフロ
ップ４をダブルエッジF/Fに変更する以外は図５の回路
と同じであるため、回路図を省略する。
【００３６】第３の実施形態は、ダブルエッジF/Fを用
いてクロック・ゲーティングを行うため、図６，７を比
較すればわかるように、後段のダブルエッジF/F２に供
給するクロック周波数を第２の実施形態と同じにするた
めには、外部から入力されるクロックＣＬＫの周波数が
第２の実施形態の２分の１でよく、その分、第２の実施
形態よりも消費電力を低減できる。また、高速クロック
が不要になるため、ノイズ低減が図れる。したがって、
第３の実施形態は、低消費電力型のＬＳＩなど、消費電
力に対する制限が厳しい回路ブロックに向く。
いてクロック・ゲーティングを行うため、図６，７を比
較すればわかるように、後段のダブルエッジF/F２に供
給するクロック周波数を第２の実施形態と同じにするた
めには、外部から入力されるクロックＣＬＫの周波数が
第２の実施形態の２分の１でよく、その分、第２の実施
形態よりも消費電力を低減できる。また、高速クロック
が不要になるため、ノイズ低減が図れる。したがって、
第３の実施形態は、低消費電力型のＬＳＩなど、消費電
力に対する制限が厳しい回路ブロックに向く。
【００３７】上述した第１〜第３の実施形態のクロック
伝搬回路は、半導体チップ上に形成してもよいが、ディ
スクリート部品を用いてプリント配線板上に構成しても
よい。
伝搬回路は、半導体チップ上に形成してもよいが、ディ
スクリート部品を用いてプリント配線板上に構成しても
よい。
【００３８】上述した実施形態では、Ｄ型のフリップフ
ロップを用いる例を説明したが、Ｄ型以外の各種のフリ
ップフロップ、例えばＪＫフリップフロップ等を用いて
もよい。
ロップを用いる例を説明したが、Ｄ型以外の各種のフリ
ップフロップ、例えばＪＫフリップフロップ等を用いて
もよい。
【００３９】また、図５のマルチプレクサ５の回路構成
も、図示したものに限定されず、例えば、トランジスタ
で構成したり、論理ゲート素子を組み合わせて構成して
もよい。
も、図示したものに限定されず、例えば、トランジスタ
で構成したり、論理ゲート素子を組み合わせて構成して
もよい。
【００４０】また、図１や図５では、セット端子やリセ
ット端子を持たないフリップフロップを用いる例を説明
したが、セット端子やリセット端子を有するフリップフ
ロップを用いて回路を構成してもよい。また、図１の回
路の入力バッファ１は、論理を反転しないバッファだけ
でなく、論理を反転するインバータを用いて構成しても
よい。
ット端子を持たないフリップフロップを用いる例を説明
したが、セット端子やリセット端子を有するフリップフ
ロップを用いて回路を構成してもよい。また、図１の回
路の入力バッファ１は、論理を反転しないバッファだけ
でなく、論理を反転するインバータを用いて構成しても
よい。
【００４１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、外部から入力されたクロックをダブルエッジ・フ
リップフロップに供給する前に分周回路に入力し、ハイ
レベル期間とローレベル期間の各長さを略等しくするた
め、従来よりも高速のクロックでダブルエッジ・フリッ
プフロップを駆動でき、回路全体の動作速度を向上でき
る。
れば、外部から入力されたクロックをダブルエッジ・フ
リップフロップに供給する前に分周回路に入力し、ハイ
レベル期間とローレベル期間の各長さを略等しくするた
め、従来よりも高速のクロックでダブルエッジ・フリッ
プフロップを駆動でき、回路全体の動作速度を向上でき
る。
【００４２】また、フリップフロップのデータ入力端子
に選択回路を接続し、制御信号の論理により、Ｑ出力端
子とＱバー出力端子のいずれかを選択回路で選択するよ
うにしたため、ダブルエッジF/Fのクロック端子に供給
されるクロックを所望の期間だけ確実に止めることがで
き、クロック線の消費電力を意図通りに低減できる。
に選択回路を接続し、制御信号の論理により、Ｑ出力端
子とＱバー出力端子のいずれかを選択回路で選択するよ
うにしたため、ダブルエッジF/Fのクロック端子に供給
されるクロックを所望の期間だけ確実に止めることがで
き、クロック線の消費電力を意図通りに低減できる。
【図１】本発明に係るクロック伝搬回路の一実施形態の
回路図。
回路図。
【図２】図１のクロック伝搬回路の動作タイミング図。
【図３】図１のダブルエッジF/Fの内部構成を示す回路
図。
図。
【図４】図３のダブルエッジF/F内部の動作タイミング
図。
図。
【図５】クロック伝搬回路の第２の実施形態の回路図。
【図６】図５の回路の動作タイミング図
【図７】第３の実施形態の動作タイミング図
【図８】ダブルエッジF/Fを用いた従来のクロック伝搬
回路の回路図
回路の回路図
【図９】従来のクロックゲーティング回路の一例を示す
回路図。
回路図。
【図１０】図９の回路のタイミング図。
１ 入力バッファ ２ ダブルエッジF/F ３，４ フリップフロップ（分周回路） ５ マルチプレクサ
Claims (6)
- 【請求項１】クロックの立ち上がりエッジと立ち下がり
エッジとの双方でデータの取り込みを行うダブルエッジ
・フリップフロップを有するクロック伝搬回路におい
て、 外部から入力されたクロックに基づいて、ハイレベル期
間とローレベル期間との長さが略等しい分周クロックを
生成する分周回路を備え、 前記分周クロックを前記ダブルエッジ・フリップフロッ
プのクロック端子に入力することを特徴とするクロック
伝搬回路。 - 【請求項２】外部から入力されたクロックを伝搬させる
少なくとも１つの入力バッファを有するバッファ部を備
え、 前記分周回路は、前記バッファ部の出力に基づいて前記
分周クロックを生成することを特徴とする請求項１に記
載のクロック伝搬回路。 - 【請求項３】前記分周回路は、クロックの立ち上がりエ
ッジおよび立ち下がりエッジのいずれか一方によりデー
タの取り込みを行うフリップフロップを有し、 このフリップフロップは、データ入力端子と、このデー
タ入力端子と同論理の信号を出力可能なＱ出力端子と、
このＱ出力端子と反対の論理の信号を出力するＱバー出
力端子とを有し、 前記Ｑバー出力端子と前記データ入力端子とを接続した
ことを特徴とする請求項１または２に記載のクロック伝
搬回路。 - 【請求項４】クロックの立ち上がりエッジと立ち下がり
エッジとの双方でデータの取り込みを行うダブルエッジ
・フリップフロップを有するクロック伝搬回路におい
て、 データ入力端子、このデータ入力端子と同論理の信号を
出力可能なＱ出力端子、このＱ出力端子と反対の論理の
信号を出力するＱバー出力端子、および外部から入力さ
れたクロックが印加されるクロック端子を有するフリッ
プフロップと、 外部から入力された制御信号の論理に応じて、前記フリ
ップフロップの前記Ｑ出力端子およびＱバー出力端子の
いずれか一方を選択して前記データ入力端子に入力する
選択回路と、を備え、 前記Ｑ出力端子または前記Ｑバー出力端子を前記ダブル
エッジ・フリップフロップのクロック端子に接続するこ
とを特徴とするクロック伝搬回路。 - 【請求項５】前記フリップフロップは、そのクロック端
子に入力されたクロックの立ち上がりエッジおよび立ち
下がりエッジのいずれか一方でデータの取り込みを行う
ことを特徴とする請求項４に記載のクロック伝搬回路。 - 【請求項６】前記フリップフロップは、そのクロック端
子に入力されたクロックの立ち上がりエッジと立ち下が
りエッジとの双方でデータの取り込みを行うことを特徴
とする請求項４に記載のクロック伝搬回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125716A JPH11327680A (ja) | 1998-05-08 | 1998-05-08 | クロック伝搬回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10125716A JPH11327680A (ja) | 1998-05-08 | 1998-05-08 | クロック伝搬回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11327680A true JPH11327680A (ja) | 1999-11-26 |
Family
ID=14916992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10125716A Abandoned JPH11327680A (ja) | 1998-05-08 | 1998-05-08 | クロック伝搬回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11327680A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008061169A (ja) * | 2006-09-04 | 2008-03-13 | Toshiba Microelectronics Corp | 電子回路 |
| JP2008085518A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | 半導体集積回路 |
-
1998
- 1998-05-08 JP JP10125716A patent/JPH11327680A/ja not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008061169A (ja) * | 2006-09-04 | 2008-03-13 | Toshiba Microelectronics Corp | 電子回路 |
| JP2008085518A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060704 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060726 |