JPH04148236A - 中央処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムにおける中央処理装置に関し
、特に、中央処理装置の処理プログラム中に分岐命令が
ある場合においても、処理の高速化をはかることができ
る中央処理装置に関する。

〔従来の技術〕

通常、計算機システムは、第２図に示すように、計算機
システムとしての演算機能と各種装置の制御機能とを実
行する中央処理装置６と、計算機システムに対する命令
コードとデータとを記憶する主記憶装置７と、計算機シ
ステム外部に対するデータの入出力を司る入出力装置８
とがら構成される。前述の計算機システムにおいて従来
の中央処理装置６を第３図のブロック図に示す、第３図
に示す従来の中央処理装置は、中央処理装置として実際
の算術演算、論理演算等を実行する演算論理回路１と、
中央処理装置に対する命令コードを解読する命令デコー
ド回路２と、命令デコード回路２による命令の解読に基
づいて各種タイミングおよび各種回路の制御を実行する
タイミング・制御回路３と、主記憶装置７内に記憶され
る命令コードの順次アクセス・動作を管理するプログラ
ムカウンタ４と、中央処理装置内での処理結果の記憶領
域としての汎用レジスタ群５と、命令デコード回路２の
手前に置がれ、命令コードを処理順序にしたがい、−時
格納する命令コード・キュー（Ｑｕｅｕｅ）回路１１と
、プログラムカウンタ４が実際に示しているアドレスに
関連して動作する命令コード先読みポインター回路１２
とがら構成される。演算論理回路１と命令コード・キュ
ー回路１１と汎用レジスタ群５は、それぞれ、中央処理
装置の内部データバス１０２へ接続され、その内部デー
タバス１０２は、データバスバッファ（図示せず）を通
して、第２図に示される外部データバス１００２へ接続
される。プログラムカウンタ４と命令コード先読みポイ
ンター回路１２と汎用レジスタ群５は、それぞれ、中央
処理装置の内部アドレスバス１０１へ接続され、その内
部アドレスバスは、アドレスバスバッファ（図示せず）
を通して、第２図に示される外部アドレスバス１００１
へ接続される。また、命令コード・キュー回路１１の出
力が命令デコード回路２に接続され、タイミング・制御
回路３は、命令デコード回路２から出力される命令デコ
ード信号１０４に基づいて、各種タイミング・制御信号
を発生し、内部コントロールバス１０３とコントロール
バスバッファ（図示せず）を通して、第２図に示される
外部コントロールバス１００３へ接続される。

次に、実際の動作について説明する。プログラムカウン
タ４の出力が内部アドレスバス１０１を通して主記憶装
置７へ供給されるとともに、タイミング・制御回路３か
らプログラム読み出し制御信号が内部コントロールバス
１０３を通して主記憶装置７へ供給される。上記のアド
レス情報と読み出し制御に従って、主記憶装置７がら対
応する命令コードが読み出され、命令コード・キュー回
路１１に一時格納された後に、命令デコード回路２へ転
送される。その命令が命令デコード回路２において解読
され、その命令に対応した動作が決定され、その情報が
命令デコード信号１０４としてタイミング・制御回路３
へ入力される。タイミング・制御回路３は、命令デコー
ド信号１０４に従って、各種回路の実際の動作を制御す
る０例えば、主記憶装置７がらのデータ読み出し動作が
必要となった場合には、主記憶装置７に対して、そのデ
ータに対１１アドレス情報とデータ読み出し制御信号と
を供給し、主記憶装置７がら必要とするデータを中央処
理装置６へ読み込む。また、演算処理が必要となった場
合には、演算論理回路１に対して、その演算処理に必要
なデータをセットするとともに、要求される処理および
処理のタイミングを制御する。ここで、一つの命令に対
する中央処理装置６の動作の周期を一般的にマシンサイ
クルと称する。以上のように、マシンサイクルの動作を
プログラムに従って順次実行することによって、中央処
理装置は、主記憶装置に記憶されている要求プログラム
動作を実行することになる。

ここで、命令コード・キュー回路１１の容量に余裕があ
る状態では、命令コード先読みポインター回路１２の動
作によって、現在実行している命令コードよりも先の命
令コードを、主記憶装置７から読み出し、命令コード・
キュー回路１１に格納し続ける。この動作により、中央
処理装置の命令コード実行時の、外部アドレスバス１０
０１および外部データバス１００２へのアクセス時間は
見掛は上、無視でき、この命令コード先読み動作をしな
い場合に比して、より高速な処理が可能となっていた。

〔発明が解決しようとする課題〕

上述した従来の中央処理装置では、処理を高速化するた
めに行なっている命令コード先読み動作が現在実行中の
プログラム・アドレスからの単純な先読み出しである。

したがってプログラム中に分岐命令が挿入されているプ
ログラムを実行する場合には、それまでに命令コード・
キュー回路に格納されていた命令コードをクリアした後
に、再度分岐時のプログラム・アドレスから命令コード
を読み出し、格納する必要があるので、その切り替えに
時間がかかってしまい、分岐命令を多数有するプログラ
ムが実行された場合には、命令コード・キュー回路採用
による処理の高速化の有利性が活かせないという欠点が
あった。

〔課題を解決するための手段〕

本発明の中央処理装置は、通常の非分岐プログラムの間
に分岐プログラムを有する複合プログラムにより演算処
理を行う演算論理回路と、前記複合プログラムの命令コ
ードとデータとを記憶する主記憶装置と、前記主記憶装
置からあらかじめ行われるプログラムの命令コードを先
読みする第１および第２の命令コード先読みポインター
回路と、前記第１および第２の命令コード先読みポイン
ター回路の読み取り信号によりそれぞれ命令コードを一
時記憶する第１および第２の命令コード、キュー回路と
、前記主記憶装置から転送される命令コードを監視して
分岐プログラムを検出した場合には前記第２の命令コー
ド先読みポインター回路および前記第２の命令コード・
キュー回路を動作させて分岐プログ、ラムを一時記憶さ
せる制御を行う命令コードチェック回路とを有する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例のブロック図である。第１
図に示す実施例の中央処理装置は、算術演算、論理演算
等を実行する演算論理回路１と、中央処理装置に対する
プログラムを解読する命令デコード回路２と、命令デコ
ード回路２による命令の解読に基づいて各種タイミング
および各種回路の制御を実行するタイミング・制御回路
３と、主記憶装置内に記憶されるプログラムの順次アク
セス・動作を管理するプログラムカウンタ４と、中央処
理装置内での処理結果の記憶領域として汎用レジスタ群
５と、命令デコード回路２の手前に置かれ、命令コード
を一時格納する命令コード・キュー　（Ｑｕｅｕｅ）回
路１１．２１と、プログラムカウンタが実際に示してい
るアドレスに関連して動作する命令コード先読みポイン
ター回路１２゜２２と、命令コード・キュー回Ｆ！＠１
１の入力部に設けられた命令コード・チエツク回路１３
とから構成される。演算論理回路１と命令コード・キュ
ー回路１１．２１と汎用レジスタ群５は、それぞれ中央
処理装置の内部データバス１０２へ接続され、その内部
データバス１０２は、データバスバッファ（図示せず）
を通して、外部データバス１００２へ接１れる。プログ
ラムカウンタ４と命令コード先読みポインター回路１２
．２２と汎用レジスタ群５は、それぞれ、中央処理装置
の内部アドレスバス１０１へ接続され、その内部アドレ
スバス１０１は、アドレスバスバッファ（図示せず）を
通して、外部アドレスバスへ接続される。また、命令コ
ード・キュー回路１１．２１の出力が命令デコード回路
２に接続され、タイミング・制御回路３は、命令デコー
ド回路２から出力される命令デコード信号１０４に基づ
いて、各種タイミング・制御信号を発生し、内部コント
ロールバス１０３とコントロールバスバッファ（図示せ
ず）を通して、第２図に示される外部コントロールバス
１００３へ接続される。

次に、本実施例の動作について説明する。第１の命令コ
ード・キュー回路１１と、第１の命令コード先読みポイ
ンター回路１２のみが動作している状態は従来例と同様
に、プログラム中に分岐命令が現れない状態である。こ
の場合は第２の命令コード・キュー回路２１と、第２の
命令コード先読みポインター回路２２とは特に出力命令
が送出されない。

次に、プログラム中に分岐命令が現われる場合の動作に
ついて説明する。命令コードチェック回路１３は、常に
、第１の命令コード・キュー回路１１に入力される命令
コードを監視しており、その命令コード中に分岐命令が
現われないかどうかを確認している。もし、その命令コ
ード中に分岐命令が現われた場合には、その分岐命令に
よって分岐すべきプログラム・アドレス情報に従って、
第２の命令コード先読みポインター回路２２が動作し、
主記憶装置７から命令コードを読み出し、その命令コー
ドが命令コード・キュー回路２１に格納される。この分
岐命令が命令デコード回路２に転送され、分岐プログラ
ムの動作が決定される。すなわち、通常の非分岐時には
、第１の命令コード・キュー回路１１に格納されている
命令コードが命令デコード回路２へ転送され、通常のプ
ログラムが実行され、分岐時には、第２の命令コード・
キュー回路２１に格納されている命令コードが命令デコ
ード回路２へ転送されて分岐命令が実行される。次に、
上記動作の後非分岐時には、次に分岐命令が現われるま
で、定常動作を実行する。一方、分岐時には、第２の命
令コード・キュー回路２１に格納されている命令コード
が実行される。その間、第１の命令コード先読みポイン
ター回路１２の示すプログラム・アドレス情報が分岐後
のアドレス情報を示すようになり、第１の命令コード・
キュー回路１１に分岐後の命令コードが格納され、一定
時間後、再び、第１の命令コード先読みポインター回路
１２と命令コード・キュー回路１１が使用されるように
なり、定常動作にもどる。

以上説明したようにプログラム中に分岐命令が現われる
たびに上述の動作がくり返して実行されるので、外部ア
ドレス／データバスへのアクセス時間は見掛は上無視で
き、高速な処理が可能となる。

〔発明の効果〕

以上説明したように、本発明は、命令コード・キュー回
路を二つ備えることにより、プログラム中の分岐命令実
行時においても、非分岐時の命令コードと分岐時の命令
コードとを格納しておき、いずれかを選択してその命令
コードを実行することができる。したがって分岐命令を
多数有するプログラムを実行した場合でも、処理の高速
化が可能となる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は、
従来例および本実施例の計算機システムのブロック図、
第３図は、従来の中央処理装置のブロック図である。 １・・・演算処理回路、２・・・命令デコード回路、３
・・・タイミング制御回路、４・・・プログラムカウン
タ、５・・・汎用レジスタ群、６・・・中央処理装置、
７・・・主記憶装置、８・・・入出力装置、１１．２１
・・・命令コード・キュー回路、１２．２２・・・命令
コード先読みポインター回路、１３・・・命令コード・
チエツク回路、１０１・・・内部アドレスバス、１０２
・・・内部データバχ、１０３・・・内部コントロール
バス、１０４・・・命令デコード信号、１００１・・・
外部アドレスバス、 ２・・・外部データバス、 ３・・・外部コントロールバス。

Claims (1)

1. 【特許請求の範囲】 １、通常の非分岐プログラムの間に分岐プログラムを有
   する複合プログラムにより演算処理を行う演算論理回路
   と、前記複合プログラムの命令コードとデータとを記憶
   する主記憶装置と、前記主記憶装置からあらかじめ行わ
   れるプログラムの命令コードを先読みする第１および第
   ２の命令コード先読みポインター回路と、前記第１およ
   び第２の命令コード先読みポインター回路の読み取り信
   号によりそれぞれ命令コードを一時記憶する第１および
   第２の命令コード・キュー回路と、前記主記憶装置から
   転送される命令コードを監視して分岐プログラムを検出
   した場合には前記第２の命令コード先読みポインター回
   路および前記第２の命令コード・キュー回路を動作させ
   て分岐プログラムを一時記憶させる制御を行う命令コー
   ドチェック回路とを有することを特徴とする中央処理装
   置。 ２、前記命令コードチェック回路が分岐プログラムの命
   令コードを検出すると、今まで前記第１の命令コード・
   キュー回路に記憶されている非分岐プログラムの命令コ
   ードを命令デコード回路をに転送していた動作を切換え
   て、前記第２の命令コード・キュー回路に記憶されてい
   る分岐プログラムの命令コードを命令デコード回路に転
   送することを特徴とする請求項１記載の中央処理装置。